半导体装置和半导体装置的控制方法制造方法及图纸

提供一种在跨越不同电源电压的电路来传输信号的情况下能够抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的半导体装置以及半导体装置的控制方法。包括：第一反相器，其包括以第一电源电压动作的第一极性的晶体管、以及与第一极性不同的第二极性的晶体管；第一反相器列，其连接到第一极性的晶体管的栅极且串联连接预定多个反相器，并且以第一电源电压动作；以及第二反相器列，其连接到第二极性的晶体管的栅极且串联连接预定多个反相器，第二反相器列的初级的反相器以比第一电源电压高的第二电源电压动作，初级的反相器的后级的反相器以第一电源电压动作。的后级的反相器以第一电源电压动作。的后级的反相器以第一电源电压动作。

【技术实现步骤摘要】
半导体装置和半导体装置的控制方法


[0001]本专利技术涉及半导体装置和半导体装置的控制方法。

技术介绍

[0002]在半导体装置中，在输入信号在半导体装置内的电路中传输的情况下，有时起因于该输入信号的上升沿和下降沿所导致的输出信号的延迟时间之差会成为问题。上升沿是指电信号从低水平（以下称为“L”）转变为高水平（以下称为“H”）的部分的波形，下降沿是指从H转变为L的部分的波形。此外，将处于从L向H的转变途中的信号称为“上升沿信号”，将处于从H向L的转变途中的信号称为“下降沿信号”。作为公开了与上述问题相关的技术的文献，例如已知有专利文献1。
[0003]专利文献1的半导体电路具备第一CMOS反相器、第二CMOS反相器和信号合成电路，所述第一CMOS反相器是增益相对较大的PMOS晶体管和增益相对较小的NMOS晶体管串联连接而成的，所述第二CMOS反相器是增益相对较小的PMOS晶体管和增益相对较大的NMOS晶体管串联连接而成的并且连接到与第一CMOS反相器共同的输入端子，所述信号合成电路捕捉第一CMOS反相器的输出的上升沿和第二CMOS反相器的输出的下降沿并反转。在专利文献1中，根据上述结构的半导体电路，无论输入信号的波形迟滞的大小如何，都能够将输出信号相对于输入信号的上升沿和下降沿的延迟时间抑制为一定。
[0004] 图6（a）示出了现有技术的反相器30，图6（b）示出了作为抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的电路（以下称为“延迟匹配电路”）的一例的比较例的延迟匹配电路40。图6（a）的现有技术的反相器30是包括P型MOS（Metal Oxide Semiconductor：金属氧化物半导体）
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FET（Field Effect Transistor：场效应晶体管）（以下称为“PMOS晶体管”）31、N型MOS
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FET（以下称为“NMOS晶体管”）32的反相器，作为输入IN的端子的输入端子33连接到PMOS晶体管31和NMOS晶体管32的栅极，作为输出OUT的端子的输出端子34连接到PMOS晶体管31的漏极和NMOS晶体管32的漏极。作为电源VPERI，1.5V的电源电压被施加到PMOS晶体管31的源极，作为接地电位的GND被施加到NMOS晶体管32的源极。图6（b）的延迟匹配电路40是包括PMOS晶体管41、NMOS晶体管42的反相器。延迟匹配电路40的基本结构与现有技术的反相器30相同，但在延迟匹配电路40中，使PMOS晶体管41的W/L比相对于NMOS晶体管42的W/L比相对地增大。W/L比是指MOS晶体管的栅极宽度W与栅极长度L之比。一般来说，W/L越大，漏极电流增加，驱动能力增加。
[0005]图7是将延迟匹配电路40的各部分波形与现有技术的反相器30的各部分波形进行比较而示出的图，分别地，图7（a）示出现有技术的反相器30的各部分波形，图7（b）示出延迟匹配电路40的各部分波形。分别地，图7（a）<1>示出在现有技术的反相器30中向输入IN输入了上升沿的输入信号时从输出OUT输出的下降沿的输出信号的波形，图7（a）<2>示出向输入IN输入了下降沿的输入信号时从输出OUT输出的上升沿的输出信号的波形。图7（a）<3>图示了重叠<1>的输出信号的波形和<2>的输出信号的波形的图。现有技术的反相器30的NMOS晶体管32的阈值VTN32位于GND附近，PMOS晶体管31的阈值VTP31位于电位从1.5V稍微下降的
位置。在此，将从输入信号达到3.0/2V起到输出信号达到1.5/2V为止的时间作为延迟时间。如图7（a）<3>所示，输出波形的交叉点不位于电压轴（纵轴）方向的中央。也就是说，上升沿和下降沿的输入信号达到作为电压轴方向的中央的3.0/2V的定时相同，与此相对，上升沿的输出信号比下降沿的输出信号达到作为电压轴方向的中央的1.5/2V的定时迟。这样，在现有技术的反相器30中，输出信号的延迟时间根据输入信号的上升沿和下降沿而不同。这是因为，与经由PMOS晶体管31的上升沿的输出相比，经由NMOS晶体管32的下降沿的输出的延迟时间更小。
[0006] 图7（b）也与图7（a）同样，图7（b）<1>示出在延迟匹配电路40中向输入IN输入了上升沿的输入信号时从输出OUT输出的下降沿的输出信号的波形，图7（b）<2>示出向输入IN输入了下降沿的输入信号时从输出OUT输出的上升沿的输出信号的波形，图7（b）<3>图示了重叠<1>的输出信号的波形和<2>的输出信号的波形的图。延迟匹配电路40的NMOS晶体管42的阈值VTN42位于GND附近，而PMOS晶体管41的阈值VTP41位于电位从1.5V稍微下降的位置。如比较图7（b）<1>的输出信号的波形和<2>的输出信号的波形可知的，下降沿的输出信号的下降时间比上升沿的输出信号的上升时间更长。这是因为，由于NMOS晶体管42的W/L比小于PMOS晶体管41的W/L比，所以NMOS晶体管42的电流被缩小，作为NMOS晶体管42的输出的下降沿的输出信号更慢。然而，当参照图7（b）<3>时，可知，在上升沿的输出信号和下降沿的输出信号的交叉点位于电压轴的中央附近，输入信号上升的情况和下降的情况下，抑制了输出信号的延迟时间之差。
[0007] 现有技术文献专利文献专利文献1：日本特开平11
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274317号公报。

技术实现思路

[0008]专利技术要解决的课题可是，在半导体装置内混合安装有多个功能的电路的情况下，在电路之间电源电压可能不同。在这种情况下，即使电信号从电源电压不同的前级电路传输到后级电路，延迟匹配电路也需要抑制输出信号相对于上升沿、下降沿的输入信号的延迟时间之差。在这一点上，上述延迟匹配电路40改变MOS晶体管的W/L比来抑制延迟时间之差，因此如果前级电路的电源电压发生电位变动，则有时不能发挥期望的特性。此外，上述专利文献1的半导体电路的目的也在于将输出信号相对于输入信号的上升沿和下降沿的延迟时间抑制为一定，但是在专利文献1中，电路间的电源电压之差没有问题。
[0009] 鉴于上述情况，本专利技术的目的在于，提供一种在跨越不同电源电压的电路来传输信号的情况下能够抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的半导体装置以及半导体装置的控制方法。
[0010]用于解决课题的方案为了解决上述课题，本专利技术的半导体装置包括：第一反相器，其包括以第一电源电压动作的第一极性的晶体管、以及与所述第一极性不同的第二极性的晶体管；第一反相器列，其连接到所述第一极性的晶体管的栅极且串联连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，包括：第一反相器，其包括以第一电源电压动作的第一极性的晶体管、以及与所述第一极性不同的第二极性的晶体管；第一反相器列，其连接到所述第一极性的晶体管的栅极且串联连接预定多个反相器，并且以所述第一电源电压动作；以及第二反相器列，其连接到所述第二极性的晶体管的栅极且串联连接所述预定多个反相器，所述第二反相器列的初级的反相器以比所述第一电源电压高的第二电源电压动作，所述初级的反相器的后级的反相器以所述第一电源电压动作。2.根据权利要求1所述的半导体装置，其中，还包括前级电路，其输出预定的信号并且以所述第二电源电压动作，所述前级电路的被分支成两部分的输出信号中的每一个被输入到所述第一反相器列和所述第二反相器列中的每一个。3.根据权利要求2所述的半导体装置，其中，所述输出信号是数据信号，还包括延迟调整电路，其连接到所述第一反相器的输出，调整从所述前级电路输入的数据信号的延迟。4.根据...

【专利技术属性】
技术研发人员：海士航太，松井克晃，
申请(专利权)人：蓝碧石科技株式会社，
类型：发明
国别省市：