一种半导体器件及制作方法技术

本申请提供了一种半导体器件及制作方法，所述半导体器件包括：外延片，具有相对的第一表面和第二表面，所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层，在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域，设置在所述第一区域的肖特基二极管结构，设置在所述第二区域的沟槽MOSFET结构。本申请技术方案在同一外延片上同时集成肖特基二极管结构以及MOSFET器件结构，由于所述肖特基二极管结构以及所述MOSFET器件结构是在同一外延片上制备的，且二者的制备过程完全兼容，因此在降低了制作成本的同时还能够提高器件在高电压和大电流下的稳定性可靠性。器件在高电压和大电流下的稳定性可靠性。器件在高电压和大电流下的稳定性可靠性。

【技术实现步骤摘要】
一种半导体器件及制作方法


[0001]本专利技术属于半导体领域，更具体的说，涉及一种半导体器件及制作方法。

技术介绍

[0002]碳化硅(SiC)材料作为一种半导体材料，其击场强高、热导率大、禁带宽度大、载流子饱和漂移速度高、介电常数小、抗辐射能力强、化学性能良好等特点，可以用来制造各种耐高温的高频大功率器件，应用于传统硅器件难以胜任的场合，或在一般应用中产生硅器件难以产生的效果。
[0003]基于SiC基的功率器件一般有两种，分别是肖特基二极管结构器件和MOSFET(金属氧化层半导体场效应晶体管)结构器件，其中的肖特基二极管结构器件的反向偏压过低反向漏电流较大，而MOSFET结构器件的开启电压较高，同时使用过程中会出现断流的现象，为此在现有技术中是将肖特基二极管结构器件与MOSFET结构器件反并联然后封装，在这种方案下，虽然能够很好的解决上述问题，但是在这种方案下就需要分别制备上述的两种功率器件，就会导致制作成本增加，以及器件在高电压和大电流下的稳定性可靠性下降的问题。

技术实现思路

[0004]有鉴于此，本申请提供了一种半导体器件及制作方法，方案如下：
[0005]一种半导体器件，包括：
[0006]外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；
[0007]设置在所述第一区域的肖特基二极管结构；
[0008]设置在所述第二区域的沟槽MOSFET结构。
[0009]优选的，所述肖特基二极管结构包括：
[0010]沟槽结构，位于所述第二外延层的表面内；
[0011]电场屏蔽结构，位于所述第一表面内；在垂直于所述外延片的方向上，所述电场屏蔽结构包围所述沟槽结构；在平行于所述第一表面的方向上，所述电场屏蔽结构与所述沟槽结构具有间距；
[0012]肖特基接触层，位于所述第一表面上；所述肖特基接触层覆盖所述沟槽结构，且与所述电场屏蔽结构接触；
[0013]其中，所述电场屏蔽结构包括位于所述第一区域的掩埋层。
[0014]优选的，所述电场屏蔽结构包括：
[0015]第一掺杂区，位于所述沟槽结构下方，贯穿所述掩埋层，且与所述沟槽结构具有间距；
[0016]第二掺杂区，位于所述第二外延层内，与所述掩埋层接触；在垂直于所述外延片的方向上，所述第二掺杂区包围所述沟槽结构且与所述沟槽结构具有间距；
[0017]第三掺杂区，位于所述第二外延层内，与所述第二掺杂区背离所述衬底一侧接触，且与所述沟槽结构具有间距。
[0018]优选的，所述沟槽结构下方还包括：
[0019]第四掺杂区，位于第二外延层内，与所述沟槽结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。
[0020]优选的，所述沟槽结构包括：
[0021]位于所述第一表面内的第一沟槽，与所述掩埋层具有间距；
[0022]填充所述第一沟槽的第一填充介质；
[0023]其中，所述第一沟槽和所述第一填充介质之间具有绝缘层。
[0024]优选的，所述肖特基二极管结构还包括：
[0025]第一电极，位于所述肖特基接触层的表面上；
[0026]第二电极，位于所述第二表面上；
[0027]其中，所述第一电极和所述沟槽MOSEFT结构的源极以及栅极位于同一金属层；
[0028]所述第二电极和所述沟槽MOSFET结构的漏极位于同一金属层。
[0029]优选的，所述MOSEFT结构包括：
[0030]沟槽栅极结构，位于所述第二外延层的表面内，与所述掩埋层存在间隔；
[0031]阱区，位于所述第一表面内，在垂直于所述外延片的方向上，所述阱区包围所述沟槽栅极结构；
[0032]源区，位于所述第二外延层内，与所述阱区背离所述衬底的一侧表面接触，且与沟槽栅极结构接触；
[0033]第五掺杂区，位于所述沟槽栅极结构的下方，贯穿所述掩埋层，且与所述沟槽栅极结构具有间隔。
[0034]优选的，所述沟槽结构下方还包括：
[0035]第六掺杂区，位于第二外延层内，与所述沟槽栅极结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。
[0036]优选的，所述阱区包括：
[0037]第一层阱区，所述第一层阱区为被所述第五掺杂区分割的掩埋层；
[0038]第二层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第二层阱区包围所述沟槽栅极结构，与所述第一层阱区的表面接触，且与所述沟槽栅极存在间距；
[0039]第三层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第三层阱区包围所述沟槽栅极结构，与所述第二层阱区背离所述衬底一侧的表面接触，且与所述沟槽栅极接触。
[0040]优选的，所述沟槽栅极结构包括：
[0041]位于所述第一表面内的第二沟槽；
[0042]填充所述第二沟槽的第二填充介质；
[0043]其中，所述第二沟槽和所述第二填充介质之间具有栅极氧化层。
[0044]本申请还提供了一种半导体器件制作方法，包括：
[0045]提供一外延片，所述外延片具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延
层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；
[0046]在所述第一区域形成肖特基二极管结构，在所述第二区域形成MOSEFT结构。
[0047]优选的，在所述第一区域形成肖特基二极管结构，在所述第二区域形成MOSEFT结构，包括：
[0048]在所述第一区域形成电场屏蔽结构，在所述第二区域形成阱区和源区；所述电场屏蔽结构位于所述第一表面内；所述阱区位于所述第一表面内；所述源区位于所述第二外延层内，且位于所述阱区背离所述衬底的一侧，与所述阱区接触；
[0049]在所述第一区域的表面内形成第一沟槽，在所述第二区域的表面内形成第二沟槽，所述第一沟槽和所述第二沟槽均匀所述掩埋层具有间距；
[0050]基于所述第一沟槽，形成贯穿所述掩埋层的第一掺杂区，基于所述第二沟槽，形成贯穿所述掩埋层的第五掺杂区；
[0051]在所述第一沟槽内形成第一填充介质，在所述第二沟槽内形成第二填充介质；其中，所述第一沟槽与所述第一填充介质之间具有绝缘层，所述第二沟槽与所述第二填充介质之间具有栅极氧化层；
[0052]在所述第一区域的表面上形成与所述第一表面接触的肖特基接触层，在所述第二区域的表面上形成与所述源区连接的源极，与所述沟槽栅极连接的栅极。
[0053]优选的，在所述第一掺杂区和第五掺杂区形成之后，在形成绝缘层之前，还包括：
[0054]基于所述第一沟槽，在所述第一区域形成第四掺杂区，基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；设置在所述第一区域的肖特基二极管结构；设置在所述第二区域的沟槽MOSFET结构。2.根据权利要求1所述的半导体器件，其特征在于，所述肖特基二极管结构包括：沟槽结构，位于所述第二外延层的表面内；电场屏蔽结构，位于所述第一表面内；在垂直于所述外延片的方向上，所述电场屏蔽结构包围所述沟槽结构；在平行于所述第一表面的方向上，所述电场屏蔽结构与所述沟槽结构具有间距；肖特基接触层，位于所述第一表面上；所述肖特基接触层覆盖所述沟槽结构，且与所述电场屏蔽结构接触；其中，所述电场屏蔽结构包括位于所述第一区域的掩埋层。3.根据权利要求2所述的半导体器件，其特征在于，所述电场屏蔽结构包括：第一掺杂区，位于所述沟槽结构下方，贯穿所述掩埋层，且与所述沟槽结构具有间距；第二掺杂区，位于所述第二外延层内，与所述掩埋层接触；在垂直于所述外延片的方向上，所述第二掺杂区包围所述沟槽结构且与所述沟槽结构具有间距；第三掺杂区，位于所述第二外延层内，与所述第二掺杂区背离所述衬底一侧接触，且与所述沟槽结构具有间距。4.根据权利要求2所述的半导体器件，其特征在于，所述沟槽结构下方还包括：第四掺杂区，位于第二外延层内，与所述沟槽结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。5.根据权利要求2所述的半导体器件，其特征在于，所述沟槽结构包括：位于所述第一表面内的第一沟槽，与所述掩埋层具有间距；填充所述第一沟槽的第一填充介质；其中，所述第一沟槽和所述第一填充介质之间具有绝缘层。6.根据权利要求2所述的半导体器件，其特征在于，所述肖特基二极管结构还包括：第一电极，位于所述肖特基接触层的表面上；第二电极，位于所述第二表面上；其中，所述第一电极和所述沟槽MOSEFT结构的源极以及栅极位于同一金属层；所述第二电极和所述沟槽MOSFET结构的漏极位于同一金属层。7.根据权利要求1所述的半导体器件，其特征在于，所述MOSEFT结构包括：沟槽栅极结构，位于所述第二外延层的表面内，与所述掩埋层存在间隔；阱区，位于所述第一表面内，在垂直于所述外延片的方向上，所述阱区包围所述沟槽栅极结构；源区，位于所述第二外延层内，与所述阱区背离所述衬底的一侧表面接触，且与沟槽栅极结构接触；第五掺杂区，位于所述沟槽栅极结构的下方，贯穿所述掩埋层，且与所述沟槽栅极结构
具有间隔。8.根据权利要求7所述的半导体器件，其特征在于，所述沟槽结构下方还包括：第六掺杂区，位于第二外延层内，与所述沟槽栅极结构...

【专利技术属性】
技术研发人员：袁俊，
申请(专利权)人：湖北九峰山实验室，
类型：发明
国别省市：