利用泄漏电流中的统计变化设计动态随机存取存储器传输晶体管制造技术

经由如下方式提供动态随机存取存储器(DRAM)传输晶体管的设计：通过仿真晶体管中的不同的掺杂剂配置来生成第一多个晶体管泄漏电流；通过针对不同的掺杂剂配置中的每个掺杂剂配置仿真晶体管中的单个陷阱插入来生成第二多个晶体管泄漏电流；将第一多个晶体管泄漏电流和第二多个晶体管泄漏电流与第一泄漏电流分布和第二泄漏电流分布拟合；将第一泄漏电流分布和第二泄漏电流分布组合以产生第三泄漏电流分布；基于第一泄漏电流分布、第二泄漏电流分布和指定陷阱密度，生成针对晶体管的指定陷阱密度的第三多个统计地生成的泄漏电流；以及基于第三多个统计地生成的泄漏电流，对包括晶体管的DRAM单元进行建模和评估。括晶体管的DRAM单元进行建模和评估。括晶体管的DRAM单元进行建模和评估。

【技术实现步骤摘要】
【国外来华专利技术】利用泄漏电流中的统计变化设计动态随机存取存储器传输晶体管


[0001]本公开总体上涉及电子设计自动化(EDA)系统。特别地，本公开涉及使用计算机仿真、利用泄漏电流中的统计变化设计DRAM(动态随机存取存储器)传输晶体管。

技术介绍

[0002]一个传输晶体管/一个电容器存储节点(1T1C)DRAM单元设计是一种这样的设计：对于包括在其中的传输晶体管和电容性存储节点，该设计已经从平面技术向复杂非平面结构演进。这种演进已经使得DRAM单元在尺寸上能够不断减小，从而增加了每个芯片的存储器密度，同时维持了良好的缩放效率，单个存储器单元占用的面积接近每单元6F2，其中F是单元中的最小特征尺寸(通常是栅极间距)。已经提出了可以将缩放效率提升到4F2的垂直全环绕栅极解决方案。为了使能这些缩放趋势，用于DRAM单元的存储电容器和传输晶体管两者都被设计制造为提供非常低的泄漏电流，以具有比位刷新时间更长的位保持(retention)时间。刷新频率越高，功耗就越高。

技术实现思路

[0003]在一个实施例中，本公开提供了一种系统，该系统包括处理器和存储器，存储器包括指令，该指令在由处理器执行时，执行操作，该操作包括：通过仿真晶体管中的不同的掺杂剂配置，生成第一多个晶体管泄漏电流；通过针对不同的掺杂剂配置中的每个掺杂剂配置仿真晶体管中的单个陷阱插入，生成第二多个晶体管泄漏电流；将第一多个晶体管泄漏电流拟合到第一泄漏电流分布；将第二多个晶体管泄漏电流拟合到第二泄漏电流分布；基于第一泄漏电流分布和第二泄漏电流分布，生成针对晶体管的指定陷阱密度的第三多个泄漏电流；将第三多个泄漏电流转换为针对包括晶体管的DRAM单元的模型参数；以及基于模型参数，评估包括晶体管的DRAM单元。
[0004]在一个实施例中，本公开提供了一种方法，该方法包括：通过仿真晶体管中的不同的掺杂剂配置，生成第一多个晶体管泄漏电流；通过针对不同的掺杂剂配置中的每个掺杂剂配置仿真晶体管中的单个陷阱插入，生成第二多个晶体管泄漏电流；将第一多个晶体管泄漏电流拟合到第一泄漏电流分布；将第二多个晶体管泄漏电流拟合到第二泄漏电流分布；将第一泄漏电流分布和第二泄漏电流分布组合，以产生第三泄漏电流分布；基于第一泄漏电流分布和第二泄漏电流分布和晶体管的指定陷阱密度，生成针对晶体管的指定陷阱密度的第三多个统计地生成的泄漏电流；将第三多个统计地生成的泄漏电流映射到模型参数值，以用于包括晶体管的DRAM单元的电路仿真；以及基于模型参数，评估包括晶体管的DRAM单元。
[0005]在一个实施例中，本公开提供了一种非暂态计算机可读存储介质，其包括指令，该指令在由处理器执行时执行操作，该操作包括：评估具有第一陷阱密度的DRAM单元的统计紧凑模型，以确定针对在DRAM单元中包括的传输晶体管模拟的响应刷新时间是否满足阈
值；响应于确定响应刷新时间不满足阈值：为DRAM单元选择不同的第二陷阱密度；重新评估具有第二陷阱密度的DRAM单元的统计紧凑模型，以确定针对在DRAM单元中包括的传输晶体管模拟的响应刷新时间是否满足阈值；响应于响应刷新时间满足阈值，指示DRAM单元是可接受的；其中：统计紧凑模型经由DRAM单元的第一多个统计仿真和DRAM单元的第二多个统计仿真被生成，第一多个统计仿真产生表示基线泄漏电流的第一泄漏电流分布，并且第二多个统计仿真产生表示附加泄漏电流分布的第二泄漏电流分布，其中第一泄漏电流分布和第二泄漏电流分布被组合以创建表示DRAM单元中的诱导漏极泄漏的第三泄漏电流分布；并且第三泄漏电流分布基于指定陷阱密度被外推，以描述DRAM单元在指定陷阱密度处的统计泄漏电流。
附图说明
[0006]从下面给出的详细描述并且从本公开的实施例的附图，将更充分地理解本公开。附图用于提供对本公开的实施例的知识和理解，并且不将本公开的范围限制于这些特定实施例。此外，附图不一定按比例绘制。
[0007]图1图示了根据本公开的各种实施例的DRAM单元的示意性结构，对于TCAD仿真，通过工艺模拟(emulation)和工艺仿真(simulation)获得该DRAM单元的示意性结构。
[0008]图2是图示根据本公开的各种实施例的DRAM单元的电路模型的电路图。
[0009]图3是根据本公开的各种实施例的用于优化传输晶体管设计的方法的流程图。
[0010]图4图示了根据本公开的各种实施例的DRAM单元中的泄漏电流的TCAD结果的图，泄漏电流是由于随机离散掺杂剂并且还由于在随机离散掺杂剂存在的情况下的单个随机陷阱引起的。
[0011]图5A和图5B是根据本公开的各种实施例的波形图，其图示了在各个操作阶段期间施加到DRAM单元电路的波形激励(电压)。
[0012]图6是根据本公开的各种实施例的统计电路仿真结果的图，其示出了在三种不同的陷阱密度场景中针对给定刷新时间的存储节点电压分布。
[0013]图7是根据本公开的各种实施例的用于执行仿真格式变换的方法的流程图。
[0014]图8是根据本公开的实施例的图，其图示了针对数个陷阱密度分布，从紧凑模型统计生成获得的泄漏电流与从TCAD仿真获得的泄漏的比较。
[0015]图9描绘了根据本公开的一些实施例的在集成电路的设计和制造期间使用的各种过程的流程图。
[0016]图10描绘了本公开的实施例可以在其中操作的示例计算机系统的图。
具体实施方式
[0017]本公开的实施例提供了一种新颖的仿真流程，该流程从技术计算机辅助设计(TCAD)数据进行到使用诸如SPICE(具有集成电路重点的仿真程序)的电路仿真器的电路仿真，以预测限制DRAM的刷新时间的传输晶体管泄漏电流的统计分散(dispersion)。
[0018]由于每个单元的高纵横比以及小面积，因此增加存储电容器的电容存在物理限制。因此，期望聚焦在传输晶体管的设计制造上以增加保持，这通常依赖于非零衬底偏置的应用，并且依赖于掺杂轮廓的优化以及栅极
‑
漏极重叠。以该方式设计制造传输晶体管是多
维的并且困难的任务，这可能需要在硅晶片上进行数次非常昂贵的试验。此外，由于这些泄漏电流在安培(attoampere)的数量级上，因此不可能在物理上通过实验测量来自单个单元的泄漏电流。因此，泄漏测量只能在较大的单元阵列上被执行，因此不允许物理理解支配单个缺陷单元的随机保持的机制。
[0019]可以通过包括载流子生成/复合的三维技术计算机辅助设计(TCAD)漂移
‑
扩散仿真，来实施对由于设备的半导体区域中的缺陷引起的泄漏电流的仿真。载流子的复合/生成通常由根据公式[1]的Shockley
‑
Read
‑
Hall等式描述，其中寿命按照根据公式[2]和公式[3]的辅助Hurkx等式进行修改，以描述陷阱辅助隧穿的影响。
[0020][0021]σ＝σ0(1+γ
TAT
)
[0022]ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种系统，包括：处理器；以及存储器，所述存储器包括指令，所述指令在由所述处理器执行时执行操作，所述操作包括：通过仿真晶体管中的不同的掺杂剂配置，生成第一多个晶体管泄漏电流；通过针对所述不同的掺杂剂配置中的每个掺杂剂配置仿真所述晶体管中的单个陷阱插入，生成第二多个晶体管泄漏电流；将所述第一多个晶体管泄漏电流拟合到第一泄漏电流分布；将所述第二多个晶体管泄漏电流拟合到第二泄漏电流分布；基于所述第一泄漏电流分布和所述第二泄漏电流分布，生成针对用于所述晶体管的指定陷阱密度的第三多个泄漏电流；将所述第三多个泄漏电流转换为用于包括所述晶体管的DRAM单元的模型参数；以及基于所述模型参数，评估包括所述晶体管的所述DRAM单元。2.根据权利要求1所述的系统，其中所述DRAM单元被建模为统计紧凑模型，并且所述第三多个泄漏电流从所述第一泄漏电流分布和所述第二泄漏电流分布的组合以及所述指定陷阱密度统计地获得。3.根据权利要求1所述的系统，其中陷阱根据所述指定陷阱密度随机地分布在所述晶体管中。4.根据权利要求1所述的系统，其中所述第一多个晶体管泄漏电流被使用主漂移
‑
扩散等式而不是复合等式来生成，并且其中所述第二多个晶体管泄漏电流中的每个晶体管泄漏电流被使用所述复合等式来生成。5.根据权利要求1所述的系统，其中所述第一泄漏电流分布被使用单个统计模型来拟合到所述第一多个晶体管泄漏电流，并且其中所述第二泄漏电流分布被使用两个统计模型来拟合到所述第二多个晶体管泄漏电流，其中所述第二泄漏电流分布的主体区域被使用第一统计模型来拟合到所述第二多个晶体管泄漏电流，并且所述第二泄漏电流分布的尾部区域被使用第二统计模型来拟合到所述第二多个晶体管泄漏电流，其中所述主体区域表示高于阈值百分比的所述第二多个晶体管泄漏电流的总数目。6.根据权利要求1所述的系统，其中所述指定陷阱密度表示所述晶体管的源极区域或漏极区域中的缺陷的泊松分布。7.一种方法，包括：通过仿真晶体管中的不同的掺杂剂配置，生成第一多个晶体管泄漏电流；通过针对所述不同的掺杂剂配置中的每个掺杂剂配置仿真所述晶体管中的单个陷阱插入，生成第二多个晶体管泄漏电流；将所述第一多个晶体管泄漏电流拟合到第一泄漏电流分布；将所述第二多个晶体管泄漏电流拟合到第二泄漏电流分布；将所述第一泄漏电流分布和所述第二泄漏电流分布组合，以产生第三泄漏电流分布；基于所述第一泄漏电流分布和所述第二泄漏电流分布和用于所述晶体管的指定陷阱密度，生成针对所述指定陷阱密度的第三多个统计地生成的泄漏电流；将所述第三多个统计地生成的泄漏电流映射到模型参数值，以用于包括所述晶体管的
DRAM单元的电路仿真；以及基于所述模型参数，评估包括所述晶体管的所述DRAM单元。8.根据权利要求7所述的方法，其中所述DRAM单元被建模为统计紧凑模型，并且所述第三多个统计地生成的泄漏电流从所述第一泄漏电流分布和所述第二泄漏电流分布的所述组合和所述指定陷阱密度获得。9.根据权利要求7所述的方法，其中陷阱根据所述指定陷阱密度随机地分布在所述晶体管中。10.根据权利要求7所述的方法，其中所述第一多个晶体管泄漏电流被使用主漂移
‑
扩散等式而不是复合等式来生成，并且其中所述第二多个晶体管泄漏电流中的每个晶体管泄漏电流被使用所述复合等式来生成。11.根据权利要求7所述的方法，其中将所述第一泄漏电流分布和所述第二泄漏电流分布组合，以产生针对所述指定陷阱密度的第三泄漏电流分布还包括：通过对如下项进行求和，获得统计地分布的第三多个...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：