【技术实现步骤摘要】
一种用于仿真的通用芯片验证装置
[0001]本专利技术涉及芯片验证
,尤其涉及一种用于仿真的通用芯片验证装置。
技术介绍
[0002]在芯片验证过程中,通常需要设置验证IP(Verification Intellectual Property,简称VIP)来代替与待测设计(Design Under Test ,简称DUT)相连的模块,通过验证IP与DUT进行交互,来对DUT进行验证。待测设计可以通过多种不同的协议与模块互联,每一种协议均对应一种类型的验证IP。待测设计与模块互联可以通过标准总线协议互联,标准总线协议包括AMBA (Arm Microcontroller Bus Architecure)、PCI
‑
Express(peripheral component interconnect express)等总线协议。还可以通过多种自定义的非标准总线协议互联。现有技术中存在标准总线协议对应的验证IP,但非标准总线协议对应的验证IP需要针对每一种非标准总线协议逐一设计,随着芯片设计规模越来越大,涉及到的非标准总线协议总线也越来越多,如果为每一非标准总线协议逐个设置一种验证IP,验证工作量巨大,验证效率低。此外,每一标准总线协议和非标准总线协议的总线均分别设置对应的验证IP,设计复杂,且一旦出现设计更改,也需要逐一更改对应的验证IP,工作量大,且易出错,导致验证效率低,准确性也无法保证。
技术实现思路
[0003]本专利技术目的在于,提供一种用于仿真的通用芯片验证装置,提高了芯 ...
【技术保护点】
【技术特征摘要】
1.一种用于仿真的通用芯片验证装置,其特征在于,应用于芯片验证的仿真过程,包括验证IP,所述验证IP 包括系统序列发生器、配置模块、第一序列发生器、第二序列发生器、第一序列驱动模块、第二序列驱动模块、M个标准总线协议模块{IF1,IF2,
…
IF
M
}和非标准总线协议模块,其中,IF
m
为第m个标准总线协议模块;所述装置通过M个标准总线协议模块和非标准总线协议模块中的其中一个接口与待测设计连接;所述配置模块用于配置激励序列项和协议的映射关系;所述系统序列发生器用于获取激励序列项并通过所述配置模块确定所述激励序列项所对应的协议,若为标准总线协议,则将所述激励序列项发送给所述第一序列发生器,若为非标准总线协议,则将所述激励序列项发送给所述第二序列发生器;所述第一序列发生器用于将标准总线协议激励序列项发送给第一序列驱动模块;所述第二序列发生器用于将非标准总线协议激励序列项发送给第二序列驱动模块;所述第一序列驱动模块用于缓存标准总线协议激励序列项,并按照标准总线协议激励序列项所对应的协议,将标准总线协议激励序列项分发给对应的标准总线协议模块;所述第二序列驱动模块用于缓存非标准总线协议激励序列项,并将非标准总线协议激励序列项拼接成向量,发送给非标准总线协议模块,所述向量为变长向量,向量长度与对应的非标准总线协议相关;所述标准总线协议模块用于将对应的标准总线协议的激励序列项发送给所述待测设计;所述非标准总线协议模块用于将对应的非标准总线协议的激励序列项发送给所述待测设计。2.根据权利要求1所述的装置,其特征在于,IF
m
包括第m个标准总线协议组件U
m
和第m个标准总线协议接口单元If
m
,U
m
用于包括驱动器UD
m
和监视器UM
m
, UD
m
用于根据标准总线协议激励序列项对应的总线接口信号将标准总线协议激励序列项转换为对应的总线接口信号,并通过If
m
发送给所述待测设计;UM
m
用于从If
m
获取U
m
实际发送信号记录。3.根据权利要求1所述的装置,其特征在于,所述非标准总线协议模块包括时钟组件、复位组件、控制向量组件、数据向量组件、时钟接口单元、复位接口单元、控制向量接口单元、输入数据向量接口单元和输出数据向量接口单元,其中,所述时钟组件用于生成时钟信号,并通过时钟接口单元发送给待测设计;所述复位组件用于生成同步或异步复位信号,并通过复位接口单元发送给待测设计;所述第二序列驱动模块还用于按照非标准总线协议激励序列项所对应的总线接口信...
【专利技术属性】
技术研发人员:ꢀ七四专利代理机构,
申请(专利权)人:沐曦科技北京有限公司,
类型:发明
国别省市:
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