包含LDMOS晶体管的半导体器件及其制作方法技术

本发明专利技术提供一种包含LDMOS晶体管的半导体器件及其制造方法，包括：提供一衬底，刻蚀部分厚度的所述衬底形成沟槽；执行氧化工艺，在所述沟槽中形成LOCOS；形成浅沟槽隔离，在所述LOCOS两侧的衬底中均形成所述浅沟槽隔离；形成具有第一导电类型的漂移区，所述漂移区从所述衬底内延伸至所述衬底的上表面，所述漂移区包围位于所述沟槽中的LOCOS；形成依次位于所述衬底上的栅氧化层和栅极；所述栅极覆盖所述栅氧化层和部分所述LOCOS。本发明专利技术LOCOS是在浅沟槽隔离(STI)之前形成的，避免了LOCOS工艺导致的浅沟槽隔离的周圈被局部腐蚀形成凹槽的问题。问题。问题。

【技术实现步骤摘要】
包含LDMOS晶体管的半导体器件及其制作方法


[0001]本专利技术属于集成电路制造
，具体涉及一种包含LDMOS晶体管的半导体器件及其制作方法。

技术介绍

[0002]BCD(Bipolar
‑
CMOS
‑
DMOS)工艺为在同一芯片(Die)上制作双极晶体管(BJT)器件、互补金属氧化物半导体(CMOS)器件和双扩散金属氧化物半导体(DMOS)器件的工艺。
[0003]LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)晶体管是一种双扩散结构的功率器件，LDMOS晶体管相较于普通的MOS晶体管，增加了低掺杂的漂移区，漂移区对漏区和栅极之间的电场具有缓冲作用，减小了漏、源两极之间的寄生电容，并削弱了短沟道效应，电压的一部分会降落在漂移区上，提高了击穿电压(Breakdown Voltage，BV)，LDMOS晶体管以其优异特性，在中高压以及高压领域应用广泛。对于LDMOS晶体管来说，导通电阻(On
‑
resistance，Ron)和击穿电压是其最重要的两个参数。导通电阻越小，LDMOS的驱动能力越强；击穿电压越大，LDMOS的可靠性就越高。所以通常希望LDMOS具有较小的导通电阻和较大的击穿电压。
[0004]对于包含LDMOS晶体管的半导体器件，漂移区的设计是关键。通过在漂移区上设置场氧化层以及场板，可以弱化阻断状态下漂移区的耗尽电场，有利于提高击穿电压。目前常用来设置在场板下方的漂移区场氧为利用硅局部氧化隔离(LOCOS)工艺、高温氧化物(HTO)膜层隔离或者浅沟槽隔离(STI)工艺形成的氧化硅。但是，在采用STI作为漂移区场氧的工艺中，LDMOS晶体管导通路径长，导通截面小，导致导通电阻(Ron)偏大。在采用HTO作为漂移区场氧的工艺中，高温氧化物(HTO)膜层采用LPCVD工艺沉积的过程温度高、速度慢，HTO厚度通常较薄，HTO厚度受限制，对衬底表面耗尽电场集中的改善作用不大，对击穿电压的提高作用不明显。在采用LOCOS作为漂移区场氧的工艺中，存在LOCOS工艺和先进CMOS工艺的兼容性较差的问题。

技术实现思路

[0005]本专利技术的目的在于提供一种包含LDMOS晶体管的半导体器件及其制作方法，避免了LOCOS工艺导致的浅沟槽隔离的周圈被局部腐蚀形成凹槽的问题，使LOCOS工艺和CMOS工艺较好的兼容。
[0006]本专利技术提供一种包含LDMOS晶体管的半导体器件的制造方法，包括：
[0007]提供一衬底，刻蚀部分厚度的所述衬底形成沟槽；
[0008]执行氧化工艺，在所述沟槽中形成LOCOS；
[0009]形成浅沟槽隔离，在所述LOCOS两侧的衬底中均形成所述浅沟槽隔离；
[0010]形成具有第一导电类型的漂移区，所述漂移区从所述衬底内延伸至所述衬底的上表面，所述漂移区包围位于所述沟槽中的LOCOS；
[0011]形成依次位于所述衬底上的栅氧化层和栅极；所述栅极覆盖所述栅氧化层和部分
所述LOCOS。
[0012]进一步的，刻蚀部分厚度的所述衬底形成沟槽的同一光刻工艺中，还刻蚀所述衬底形成对准标记凹槽。
[0013]进一步的，通过控制所述沟槽的刻蚀深度和所述LOCOS的氧化生长厚度，使最终形成的所述LOCOS的上表面趋近于所述衬底的上表面。
[0014]进一步的，最终形成的所述LOCOS的上表面与所述衬底的上表面二者的高度差小于等于200埃。
[0015]进一步的，所述制造方法，还包括：
[0016]提供一衬底，在所述衬底上依次形成氧化层一和氮化层一；刻蚀所述氮化层一、所述氧化层一和部分深度的所述衬底，形成所述沟槽和所述对准标记凹槽；
[0017]形成所述LOCOS之后，去除所述氮化层一和所述氧化层一，在所述衬底上重新生长形成氧化层二；
[0018]形成所述浅沟槽隔离之前，形成氮化层二，所述氮化层二覆盖所述LOCOS和所述氧化层二。
[0019]进一步的，形成浅沟槽隔离包括：
[0020]刻蚀所述氮化层二、所述氧化层二和部分厚度的衬底，形成STI沟槽；在所述STI沟槽中填充氧化层形成所述浅沟槽隔离；
[0021]去除所述氮化层二。
[0022]进一步的，形成所述LOCOS之后，形成所述浅沟槽隔离之前还包括：
[0023]向所述衬底中注入所述第一导电类型的掺杂物形成深阱；所述深阱从所述衬底内延伸至所述衬底的上表面，所述深阱包围所述漂移区。
[0024]进一步的，形成所述浅沟槽隔离之后，形成所述栅氧化层和栅极之前还包括：
[0025]形成具有第二导电类型的阱区，所述第二导电类型与所述第一导电类型相反，所述阱区从所述衬底内延伸至所述衬底的上表面，所述深阱包围所述阱区。
[0026]进一步的，形成所述栅氧化层和所述栅极之后还包括：
[0027]形成源区和漏区；所述源区和所述漏区分设于所述栅极的两侧，且均为所述第一导电类型；所述漏区的掺杂浓度大于所述漂移区；
[0028]所述源区位于所述衬底的顶部并被所述阱区包围，所述漏区位于所述衬底的顶部并被所述漂移区包围，所述漏区与所述LOCOS间隔一段距离。
[0029]本专利技术还提供一种包含LDMOS晶体管的半导体器件，包括：
[0030]衬底，所述衬底中形成有沟槽；
[0031]在所述沟槽中形成有LOCOS；
[0032]浅沟槽隔离，在所述LOCOS两侧的衬底中均形成有所述浅沟槽隔离；
[0033]漂移区，所述漂移区为第一导电类型，所述漂移区从所述衬底内延伸至所述衬底的上表面，所述漂移区包围位于所述沟槽中的所述LOCOS；
[0034]依次位于所述衬底上的栅氧化层和栅极；所述栅极覆盖所述栅氧化层和部分所述LOCOS。
[0035]进一步的，所述LOCOS的上表面与所述衬底的上表面二者的高度差小于等于200埃。
[0036]进一步的，还包括：
[0037]阱区，所述阱区为第二导电类型，所述第二导电类型与所述第一导电类型相反，所述阱区从所述衬底内延伸至所述衬底的上表面；
[0038]源区和漏区；所述源区和所述漏区分设于所述栅极的两侧，且均为所述第一导电类型；所述漏区的掺杂浓度大于所述漂移区；所述源区位于所述衬底的顶部并被所述阱区包围，所述漏区位于所述衬底的顶部并被所述漂移区包围，所述漏区与所述LOCOS间隔一段距离。
[0039]与现有技术相比，本专利技术具有如下有益效果：
[0040]本专利技术提供一种包含LDMOS晶体管的半导体器件及其制造方法，包括：提供一衬底，刻蚀部分厚度的所述衬底形成沟槽；执行氧化工艺，在所述沟槽中形成LOCOS；形成浅沟槽隔离，在所述LOCOS两侧的衬底中均形成所述浅沟槽隔离；形成具有第一导电类型的漂移区，所述漂移区从所述衬底内延伸至所述衬底的上表面，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包含LDMOS晶体管的半导体器件的制造方法，其特征在于，包括：提供一衬底，刻蚀部分厚度的所述衬底形成沟槽；执行氧化工艺，在所述沟槽中形成LOCOS；形成浅沟槽隔离，在所述LOCOS两侧的衬底中均形成所述浅沟槽隔离；形成具有第一导电类型的漂移区，所述漂移区从所述衬底内延伸至所述衬底的上表面，所述漂移区包围位于所述沟槽中的LOCOS；形成依次位于所述衬底上的栅氧化层和栅极；所述栅极覆盖所述栅氧化层和部分所述LOCOS。2.如权利要求1所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，刻蚀部分厚度的所述衬底形成沟槽的同一光刻工艺中，还刻蚀所述衬底形成对准标记凹槽。3.如权利要求1所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，通过控制所述沟槽的刻蚀深度和所述LOCOS的氧化生长厚度，使最终形成的所述LOCOS的上表面趋近于所述衬底的上表面。4.如权利要求3所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，最终形成的所述LOCOS的上表面与所述衬底的上表面二者的高度差小于等于200埃。5.如权利要求2所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，还包括：提供一衬底，在所述衬底上依次形成氧化层一和氮化层一；刻蚀所述氮化层一、所述氧化层一和部分深度的所述衬底，形成所述沟槽和所述对准标记凹槽；形成所述LOCOS之后，去除所述氮化层一和所述氧化层一，在所述衬底上重新生长形成氧化层二；形成所述浅沟槽隔离之前，形成氮化层二，所述氮化层二覆盖所述LOCOS和所述氧化层二。6.如权利要求5所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，形成浅沟槽隔离包括：刻蚀所述氮化层二、所述氧化层二和部分厚度的衬底，形成STI沟槽；在所述STI沟槽中填充氧化层形成所述浅沟槽隔离；去除所述氮化层二。7.如权利要求1所述的包含LDMOS晶体管的半导体器件的制造方法，其特征在于，形成所述LOCOS之后，形成所述浅沟槽隔离之前还包括：向所述衬底中注入所述第一...

【专利技术属性】
技术研发人员：程亚杰，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：