一种降低半导体外延片翘曲度的方法技术

本发明专利技术公开了一种降低半导体外延片翘曲度的方法，包括S1)沉积介质层：在外延片背面和正面分别沉积第一介质层和第二介质层，第一介质层和第二介质层的刚度大于外延片，第一介质层和第二介质层的热膨胀系数分别是α1、α2，第一介质层和第二介质层的厚度分别是T1、T2，第一介质层和第二介质层满足α1×

【技术实现步骤摘要】
一种降低半导体外延片翘曲度的方法


[0001]本专利技术涉及半导体外延生长
，特别涉及一种降低半导体外延片翘曲度的方法。

技术介绍

[0002]目前，人类的生活已经离不开半导体材料，在新能源发电、功率处理、微波射频、光电等领域的应用无处不在。对于器件制造工段来说，外延片的翘曲度是一个重要参数，尤其是在大尺寸、厚外延时影响更为明显；此外，热扩散或离子注入等掺杂工序过程中通常在晶片表面有一较厚的掩膜层，会增加翘曲度，掺杂过程本身也会积累应力，增加翘曲。较大的翘曲度会降低加工精度，造成识别困难，甚至增加碎片风险。虽然现有技术通过高温退火工艺来降低翘曲度，但碳化硅外延片的翘曲度仍然较大。

技术实现思路

[0003]为了克服现有技术中存在的缺点和不足，本专利技术的目的在于提供一种降低半导体外延片翘曲度的方法。本专利所提供的方法可有效降低外延片的翘曲度，减少掺杂工艺过程中翘曲度的增加，提高器件加工精度和降低碎片风险。
[0004]本专利技术的目的通过下述技术方案实现：一种降低半导体外延片翘曲度的方法，包括以下步骤：
[0005]S1)沉积介质层：在外延片背面和正面分别沉积第一介质层和第二介质层，第一介质层和第二介质层的热膨胀系数分别是α1、α2，第一介质层和第二介质层的厚度分别是T1、T2，第一介质层和第二介质层满足α1×
T1＝α2×
T2；第一介质层和第二介质层的刚度高于外延片的刚度；
[0006]S2)高温退火：将外延片背面和正面沉积的第一介质层和第二介质层高温退火处理、并缓慢降至室温；降温速率＜40℃/min；
[0007]S3)去除第二介质层并磨抛清洗：将步骤S2)的外延片正面沉积的第二介质层去除、并磨抛清洗；得到正面光滑平整的外延片；
[0008]S4)掺杂：将步骤S3)背面沉积有第一介质层的外延片1进行掺杂工艺，在步骤S3)的外延片正面沉积至少一层掩膜层，并进行图形化处理，再进行掺杂工艺，掺杂结束后，去除所述掩膜层；
[0009]S5)去除第一介质层并磨抛清洗：将步骤S4)的外延片背面沉积的第一介质层去除、并磨抛清洗。
[0010]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述步骤S4)的掩膜层厚度为1
‑
10um，掩膜层的材料包括SiO2、SiNx、Cr、Ni、光刻胶或以上任意两种或两种以上的材料组合。
[0011]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述第一介质层和所述第二介质层的材料均包括钨、钼、钽、铌、钒、铬、钛、锆、稀土金属及其合金和非金属的硼化
物、碳化物、氮化物、硅化物、磷化物、硫化物或以上任意两种或两种以上的材料组合。
[0012]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述第一介质层和所述第二介质层的沉积方法包括磁控溅射、电化学沉积、物理气相沉积或化学气相沉积。
[0013]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述步骤S3)去除第二介质层的方法包括等离子刻蚀、化学试剂刻蚀的湿法或干法刻蚀工艺，磨抛清洗工艺为先机械研磨，再化学机械抛光CMP，然后进行清洗去除外延片正面的有机和无机物杂质，经过上述去除和磨抛清洗工艺后，得到平整光滑洁净的外延片正面。
[0014]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述步骤S5)去除第一介质层的方法包括等离子刻蚀、化学试剂刻蚀的湿法或干法刻蚀工艺，磨抛清洗工艺为先机械研磨，再化学机械抛光CMP，磨抛过程中，外延片上表面被打蜡保护，磨抛结束后进行清洗去除外延片表面和背面的有机和无机物杂质。
[0015]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述第一介质层和第二介质层的刚度均高于外延片，所述第一介质层和第二介质层的热膨胀系数和厚度均相同。
[0016]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述第一介质层和第二介质层为同一种材料，该材料的刚度高于外延片的刚度。
[0017]作为本专利技术降低半导体外延片翘曲度的方法的一种改进，所述步骤S2)的高温退火处理为隔绝空气条件(或密封环境下)，温度500
‑
1500℃，时间5
‑
30min，高温退火结束后，缓慢降至室温，降温速率＜40℃/min。
[0018]本专利技术的有益效果在于：本专利技术预先在外延片的正面和背面均沉积一层刚度大于外延片的介质层，经过高温退火时正背面双介质层的协同热膨胀来降低外延片的翘曲度，然后再去除正面的介质层，保留背面的介质层，背面的介质层能够对外延片进行保护，维持其低翘曲度，减少外延片进行掺杂工序时的翘曲或碎片等问题。本专利技术的方法能够提高外延片的质量减小翘曲，以提高器件加工精度和降低碎片等风险。
附图说明
[0019]图1是本专利技术的步骤S1)的外延片正面和背面沉积一层介质层的结构图；
[0020]图2是本专利技术的步骤S3)的外延片保留背面沉积的介质层的结构图；
[0021]图3是本专利技术的步骤S4)的掩膜层图案化后的结构图；
[0022]图4是本专利技术的步骤S4)的掺杂工序结构图；
[0023]图5是本专利技术的步骤S4)的去除掩膜层后的结构图；
[0024]图6是本专利技术的步骤S5)的去除背面介质层后的外延片结构图；
[0025]附图标记为：1、外延片2、第一介质层3、第二介质层4、掩膜层5、掺杂区。
具体实施方式
[0026]下面将结合本专利技术实施例中的附图对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0027]需要说明，本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用
于解释某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
[0028]另外，在本专利技术中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本专利技术要求的保护范围内。
[0029]实施例一：如图1
‑
图6所示，一种降低半导体外延片翘曲度的方法，包括以下步骤：
[0030]S1)沉积介质层：在外延片1的背面和正面分别沉积第一介质层2和第二介质层3，第一介质层2和第二介质层3的热膨胀系数分别是α1、α2，第一介质层2和第二介质层3的厚度分别是T1、T2，第一介质层和第二介质层满足α1×本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低半导体外延片翘曲度的方法，其特征在于，包括以下步骤：S1)沉积介质层：在外延片背面和正面分别沉积第一介质层和第二介质层，第一介质层和第二介质层的刚度高于衬底晶片的刚度，第一介质层和第二介质层的热膨胀系数分别是α1、α2，第一介质层和第二介质层的厚度分别是T1、T2，第一介质层和第二介质层满足α1×
T1＝α2×
T2；S2)高温退火：将外延片背面和正面沉积的第一介质层和第二介质层高温退火处理、并缓慢降至室温；S3)去除第二介质层并磨抛清洗：将步骤S2)的外延片正面沉积的第二介质层去除；S4)掺杂：将步骤S3)背面沉积有第一介质层的外延片1进行热扩散或离子注入掺杂工艺，在步骤S3)的外延片正面沉积至少一层掩膜层，并进行图形化处理，再进行掺杂工艺，掺杂结束后，去除所述掩膜层；S5)去除第一介质层并磨抛清洗：将步骤S4)的外延片背面沉积的第一介质层去除、并磨抛清洗。2.根据权利要求1所述的降低半导体外延片翘曲度的方法，其特征在于，所述步骤S4)的掩膜层厚度为0.2
‑
5um，掩膜层的材料包括SiO2、SiNx、Cr、Ni、光刻胶或以上任意两种或两种以上的材料组合。3.根据权利要求1所述的降低半导体外延片翘曲度的方法，其特征在于，所述步骤S4)的图形化处理采用BOE腐蚀工艺将光刻胶的图案转移到掩膜层，去除光刻胶，进行掺杂工艺。4.根据权利要求1所述的降低半导体外延片翘曲度的方法，其特征在于，所述第一介质层和所述第二介质层的材料均包括钨、钼、钽、铌、钒、铬、钛、锆、稀土金属及其合金和非金属的硼化物、碳化物、氮化...

【专利技术属性】
技术研发人员：马爽，韩景瑞，李锡光，丁雄傑，邱树杰，
申请(专利权)人：东莞市天域半导体科技有限公司，
类型：发明
国别省市：