一种半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，涉及半导体技术领域，以提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。该半导体器件包括：基底、第一晶体管、第二晶体管和牺牲隔离层。第一晶体管形成在基底上。第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。牺牲隔离层形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。半导体器件的制造方法用于制造半导体器件。法用于制造半导体器件。法用于制造半导体器件。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制造方法。

技术介绍

[0002]互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N
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Metal
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Oxide
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Semiconductor，可缩写为N型金属
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氧化物
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半导体)晶体管和PMOS(P
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Metal
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Oxide
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Semiconductor，可缩写为P型金属
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氧化物
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半导体)晶体管，以提高CMOS器件的集成密度。
[0003]但是，现有的CFET器件与常规半导体器件的制造方法的工艺兼容性较低，进而导致CFET器件的集成难度较大。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制造方法，用于提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件，该半导体器件包括：基底，
[0006]第一晶体管，形成在基底上。
[0007]第二晶体管，形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。
[0008]以及牺牲隔离层，形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。
[0009]与现有技术相比，本专利技术提供的半导体器件中，第一晶体管形成在基底上，并且第二晶体管形成在第一晶体管的上方。同时，第二晶体管和第一晶体管的导电类型相反，因此上述第一晶体管和第二晶体管组成CFET器件，以提高CMOS器件的集成密度。此外，第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方，并且在第一沟道与第二源区、以及第一沟道和第二漏区之间形成有牺牲隔离层。在此情况下，该牺牲隔离层可以将第一晶体管包括的第一沟道分别与第二晶体管包括的第二源区和第二漏区隔离开。同时，因第二晶体管包括的第二源区和第二漏区分别形成在第二沟道沿长度方向的两侧，故上述牺牲隔离层还可以将第二源区和第二漏区位于第一沟道的部分分别与第一源区和第一漏区隔离开。
[0010]另外，上述牺牲隔离层的至少部分位于第一晶体管和第二晶体管之间。并且沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。基于此，在制造本专利技术提供的半导体器件的过程中，可以通过形成交替层叠的沟道层和牺牲层、并对牺牲层进行绝缘处理和选择性刻蚀的方式获得上述牺牲隔离层，从而能够在形成第一源区、第一漏区、第二源区和第二漏区之前，实现与第一源区和第一漏区所对应的区
域和与第二源区和第二漏区所对应的区域的自隔离，利于简化CFET器件的工艺流程，提高CFET器件的工艺兼容性，进而降低CFET器件的集成难度。
[0011]本专利技术还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0012]提供一基底。
[0013]在基底上形成第一晶体管、第二晶体管和牺牲隔离层。第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。牺牲隔离层形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。
[0014]与现有技术相比，本专利技术提供的半导体器件的制造方法具有的有益效果与本专利技术提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
[0015]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0016]图1中的(1)部分为本专利技术实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第一种结构示意图；图1中的(2)部分为本专利技术实施例中在基底包括半导体衬底和应变缓冲层的情况下形成沟道材料层和牺牲材料层后的一种结构示意图；
[0017]图2中的(1)部分为本专利技术实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第二种结构示意图；图2中的(2)部分为本专利技术实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第三种结构示意图；
[0018]图3为本专利技术实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第四种结构示意图；
[0019]图4中的(1)和(2)部分为本专利技术实施例中形成鳍状结构后的两种结构示意图；
[0020]图5中的(1)部分为本专利技术实施例中形成鳍状结构后沿B
‑
B
’
向的结构断面示意图；图5中的(2)和(3)部分为本专利技术实施例中形成鳍状结构后沿A
‑
A
’
向的两种结构断面示意图；
[0021]图6为本专利技术实施例中形成浅槽隔离后的结构示意图；
[0022]图7为本专利技术实施例中形成牺牲隔离材料层后的结构示意图；
[0023]图8中的(1)部分为本专利技术实施例中形成牺牲栅和侧墙后的结构示意图；图8中的(2)部分为本专利技术实施例中形成牺牲栅和侧墙后沿B
‑
B
’
向的结构断面示意图；
[0024]图9中的(1)部分为本专利技术实施例中形成掩膜层后的结构示意图；图9中的(2)部分为本专利技术实施例中形成掩膜层后沿B
‑
B
’
向的结构断面示意图；
[0025]图10为本专利技术实施例中去除第二鳍部包括的沟道层和牺牲隔离材料层位于第一鳍部包括的第一半导体区和第二半导体区上的部分后沿B
‑
B
’
向的结构断面示意图；
[0026]图11为本专利技术实施例中至少去除第一鳍部包括的沟道层位于第一半导体区和第二半导体区内的部分后沿B
‑
B
’
向的结构断面示意图；
[0027]图12为本专利技术实施例中在基底上形成用于制造第一源区和第一漏区的半导体材料后沿B
‑
B
’
向的结构断面示意图；
[0028]图13为本专利技术实施例中形成第一源区和第一漏区后沿B
‑
B
’
向的一种结构断面示意图；
[0029]图14为本专利技术实施例中去本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，第一晶体管，形成在所述基底上；第二晶体管，形成在所述第一晶体管的上方，所述第二晶体管与所述第一晶体管的导电类型相反；所述第二晶体管和所述第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管；所述第二晶体管包括的第二源区和第二漏区均至少部分形成在所述第一晶体管包括的第一沟道的上方；以及牺牲隔离层，形成在所述第一沟道与所述第二源区、以及所述第一沟道和所述第二漏区之间；沿着所述第一沟道的长度方向，所述牺牲隔离层位于第一沟道上方的部分与所述第一沟道的边缘区域对齐。2.根据权利要求1所述的半导体器件，其特征在于，所述第一晶体管包括的第一沟道与所述第二晶体管包括的第二沟道的材质不同。3.根据权利要求1所述的半导体器件，其特征在于，所述第二源区和所述第二漏区中的一者还形成在所述第一晶体管包括的第一源区的上方，所述第二源区和所述第二漏区中的另一者还形成在所述第一晶体管包括的第一漏区的上方；所述半导体器件还包括外延隔离层，所述外延隔离层覆盖在所述第一源区背离所述基底的表面、以及覆盖在所述第一漏区背离所述基底的表面。4.根据权利要求1～3任一项所述的半导体器件，其特征在于，在所述第一晶体管为环栅晶体管的情况下，所述牺牲隔离层还形成在所述基底与所述第一晶体管之间；所述牺牲隔离层形成在所述第一晶体管下方的部分位于所述第一晶体管包括的第一栅堆叠沿长度方向的两侧。5.根据权利要求4所述的半导体器件，其特征在于，所述第一沟道包括至少两层纳米线或片；所述第一晶体管包括的第一源区和第一漏区均包括至少两层源/漏层，同一层的两个所述源/漏层形成在相应所述纳米线或片沿长度方向的两侧；所述牺牲隔离层还形成在相邻两层所述源/漏层之间、以及任一层所述纳米线或片沿长度方向的边缘区域与相邻层所述纳米线或片沿长度方向的边缘区域之间。6.根据权利要求1～3任一项所述的半导体器件，其特征在于，在所述第一晶体管和所述第二晶体管均为鳍式场效应晶体管的情况下，所述牺牲隔离层还形成在所述第一沟道与所述第二晶体管包括的第二沟道之间。7.一种半导体器件的制造方法，其特征在于，包括：提供一基底；在所述基底上形成第一晶体管、第二晶体管和牺牲隔离层；所述第二晶体管形成在所述第一晶体管的上方，所述第二晶体管与所述第一晶体管的导电类型相反；所述第二晶体管和所述第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管；所述第二晶体管包括的第二源区和第二漏区均至少部分形成在所述第一晶体管包括的第一沟道的上方；所述牺牲隔离层形成在所述第一沟道与所述第二源区、以及所述第一沟道和所述第二漏区之间；沿着所述第一沟道的长度方向，所述牺牲隔离层位于第一沟道上方的部分与所述第一沟道的边缘区域对齐。8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述提供一基底后，所述在所述基底上形成第一晶体管、第二晶体管和牺牲隔离层前，所述半导体器件的制造方
法还包括：在所述基底上形成鳍状结构；沿着所述基底的厚度方向，所述鳍状结构包括交替层叠的沟道层和牺牲层，所述鳍状结构中位于顶层的膜层为所述沟道层；对所述牺牲层进行绝缘处理，以形成牺牲隔离材料层。9.根据权利要求8所述的半导体器件的制造方法，其特征在于，沿着所述基底的厚度方向，所述鳍状结构具有第一鳍部、以及位于所述第一鳍部上的第二鳍部；所述第一鳍部和所述第二鳍部均包括至少一层所述沟道层；沿着所述鳍状结构的长度方向，所述第一鳍部和所述第二鳍部均具有第一半导体区、第二半导体区、以及位于所述第一半导体区和所述第二半导体区之间的沟道形成区；所述第一鳍部具有的沟道形成区的长度大于所述第二鳍部具有的沟道形...

【专利技术属性】
技术研发人员：刘昊炎，李永亮，殷华湘，罗军，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：