一种能够提高可靠性的半导体存储装置，包括：第1半导体(32)，在与基板(30)平行的第1方向(X方向)上延伸；第1导电体(41)，在与基板垂直的第2方向(Z方向)上延伸；第1电荷积蓄层(44)，以将第1导电体的外周包围的方式设置；第1绝缘体(42)，在第1导电体与第1电荷积蓄层之间以将第1导电体包围的方式设置；第2绝缘体(45)，在第1电荷积蓄层与第1半导体之间以将第1电荷积蓄层包围的方式设置；以及第1存储单元(MC)。第2绝缘体的外周的一部分与第1半导体相接。第1存储单元包括第1导电体、第1半导体、设在第1导电体与第1半导体之间的第1电荷积蓄层的一部分、第1绝缘体的一部分及第2绝缘体的一部分。部分。部分。
【技术实现步骤摘要】
半导体存储装置
[0001]关联申请
[0002]本申请以日本专利申请2021－048655号(申请日：2021年3月23日)为基础申请主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0003]本专利技术的实施方式涉及半导体存储装置。
技术介绍
[0004]作为半导体存储装置，已知有NAND型闪存。
技术实现思路
[0005]本专利技术要解决的技术问题是提供一种能够提高可靠性的半导体存储装置。
[0006]有关实施方式的半导体存储装置包括：第1半导体，在与基板平行的第1方向上延伸；第1导电体，在与基板垂直的第2方向上延伸；第1电荷积蓄层，以包围第1导电体的外周的方式设置；第1绝缘体，在第1导电体与第1电荷积蓄层之间以包围第1导电体的方式设置；第2绝缘体，在第1电荷积蓄层与第1半导体之间以包围第1电荷积蓄层的方式设置；以及第1存储单元。第2绝缘体的外周的一部分与第1半导体相接。第1存储单元包括第1导电体、第1半导体、设在第1导电体与第1半导体之间的第1电荷积蓄层的一部分、第1绝缘体的一部分及第2绝缘体的一部分。
附图说明
[0007]图1是有关实施方式的半导体存储装置的框图。
[0008]图2是有关实施方式的半导体存储装置具备的存储单元阵列的电路图。
[0009]图3是有关实施方式的半导体存储装置具备的存储单元阵列的立体图。
[0010]图4是有关实施方式的半导体存储装置具备的存储单元阵列中的最上层的半导体32的俯视图。<br/>[0011]图5是有关实施方式的半导体存储装置具备的存储单元阵列中的最上层的绝缘体33的俯视图。
[0012]图6是沿着图4及图5的A1－A2线的剖视图。
[0013]图7是沿着图4及图5的B1－B2线的剖视图。
[0014]图8是沿着图4及图5的C1－C2线的剖视图。
[0015]图9是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0016]图10是沿着图9的A1－A2线的剖视图。
[0017]图11是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0018]图12是沿着图11的A1－A2线的剖视图。
[0019]图13是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0020]图14是沿着图13的A1－A2线的剖视图。
[0021]图15是沿着图13的C1－C2线的剖视图。
[0022]图16是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0023]图17是沿着图16的A1－A2线的剖视图。
[0024]图18是沿着图16的C1－C2线的剖视图。
[0025]图19是沿着图17及图18的D1－D2线的俯视图。
[0026]图20是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0027]图21是沿着图20的C1－C2线的剖视图。
[0028]图22是沿着图21的D1－D2线的俯视图。
[0029]图23是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0030]图24是沿着图23的C1－C2线的剖视图。
[0031]图25是沿着图24的D1－D2线的俯视图。
[0032]图26是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0033]图27是沿着图26的C1－C2线的剖视图。
[0034]图28是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0035]图29是沿着图28的A1－A2线的剖视图。
[0036]图30是沿着图29的D1－D2线的俯视图。
[0037]图31是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0038]图32是沿着图31的A1－A2线的剖视图。
[0039]图33是沿着图32的D1－D2线的俯视图。
[0040]图34是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0041]图35是沿着图34的A1－A2线的剖视图。
[0042]图36是沿着图35的D1－D2线的俯视图。
[0043]图37是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0044]图38是沿着图37的A1－A2线的剖视图。
[0045]图39是沿着图38的D1－D2线的俯视图。
[0046]图40是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0047]图41是沿着图40的A1－A2线的剖视图。
[0048]图42是沿着图41的D1－D2线的俯视图。
[0049]图43是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0050]图44是沿着图43的A1－A2线的剖视图。
[0051]图45是沿着图44的D1－D2线的俯视图。
[0052]图46是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0053]图47是沿着图46的A1－A2线的剖视图。
[0054]图48是沿着图47的D1－D2线的俯视图。
[0055]图49是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
[0056]图50是沿着图49的A1－A2线的剖视图。
[0057]图51是沿着图50的D1－D2线的俯视图。
[0058]图52是表示有关实施方式的半导体存储装置具备的存储单元阵列中的存储单元晶体管的俯视图。
具体实施方式
[0059]以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有大致相同的功能及结构的构成要素赋予相同的附图标记，仅在需要的情况下进行重复说明。此外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置及方法的，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述的方式。实施方式的技术思想在权利要求的范围内能够加以各种变更。
[0060]对有关实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，举出将存储单元晶体管在半导体基板上方三维地层叠而成的三维层叠型NAND型闪存作为例子来进行说明。
[0061]1结构
[0062]1.1半导体存储装置的整体结构
[0063]首先，参照图1对半导体存储装置的整体结构的一例进行说明。图1是表示半导体存储装置的基本的整体结构的框图的一例。
[0064]如图1所示，半导体存储装置1包括存储器核(memory core)部10和周边电路部20。
[006本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其中，具备：第1半导体，在与基板平行的第1方向上延伸；第1导电体，在与上述基板垂直的第2方向上延伸；第1电荷积蓄层，以包围上述第1导电体的外周的方式设置；第1绝缘体，在上述第1导电体与上述第1电荷积蓄层之间以包围上述第1导电体的方式设置；第2绝缘体，在上述第1电荷积蓄层与上述第1半导体之间以包围上述第1电荷积蓄层的方式设置；以及第1存储单元，上述第2绝缘体的外周的一部分与上述第1半导体相接，上述第1存储单元包括上述第1导电体、上述第1半导体、设在上述第1导电体与上述第1半导体之间的上述第1电荷积蓄层的一部分、上述第1绝缘体的一部分及上述第2绝缘体的上述一部分。2.如权利要求1所述的半导体存储装置，其中，上述第2绝缘体的外周的其他部分与第3绝缘体相接。3.如权利要求2所述的半导体存储装置，其中，上述第1半导体与上述第3绝缘体相接的面弯曲。4.如权利要求1所述的半导体存储装置，其中，还具备：第2半导体，设在上述第1半导体的上方；第2电荷积蓄层，以包围上述第1导电体的外周的方式设置；第4绝缘体，在上述第1导电体与上述第2电荷积蓄层之间以包围上述第1导电体的方式设置；第5绝缘体，在上述第2电荷积蓄层与上述第2半导体之间以包围上述第2电荷积蓄层的方式设置；以及第2存储单元，上述第5绝缘体的外周的一部分与上述第2半导体相接，上述第2存储单元...
【专利技术属性】
技术研发人员：松尾浩司，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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