占空比校正装置及占空比校正方法制造方法及图纸

本发明专利技术提供一种占空比校正装置及占空比校正方法。占空比校正装置包括：占空比校正电路、占空比校正电路控制器及占空比侦测电路。所述占空比校正电路用來依据互补时钟对來产生相位差时钟对，並依据所述相位差时钟对來重新产生再生时钟。所述占空比校正电路控制器耦接所述占空比校正电路。所述占空比侦测电路耦接在所述占空比校正电路与所述占空比校正电路控制器之间，用來依据所述再生时钟的当前的占空比來产生侦测输出至所述占空比校正电路控制器。所述占空比校正电路控制器依据所述侦测输出控制所述占空比校正电路，以调整所述相位差时钟对。位差时钟对。位差时钟对。

【技术实现步骤摘要】
占空比校正装置及占空比校正方法


[0001]本专利技术属于电子装置
，特别是涉及电子装置的时钟讯号占空比的占空比校正装置及占空比校正方法。

技术介绍

[0002]在各种电子系统中，为了控制其中的各个电子装置，如：中央处理器 (CPU)、数位讯号处理器(DSP)、微处理器(MPU)、微控制器(MCU)等处理器、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等存储器的操作以及使其彼此互相通讯，必须产生精确的时钟讯号作为时间基准。甚至在考量高频率系统时，还需要时钟讯号的上升沿和下降沿具有较低抖动的稳定性。
[0003]占空比(Duty Cycle)决定了周期内工作时间与总时间的比值。占空比会连带影响需求的带宽(bandwidth)，因此是时钟讯号的重要参数，并且精确、稳定的时钟讯号需要提供固定的占空比。然而，随着电子装置变得越来越复杂，存在占空比锁定时间较长、架构局限丧失灵活性、适用频率受限、低稳定性等各种问题。因此，如何在单纯的架构上，产生具有固定的占空比的高稳定性且高准确度的时钟讯号以解决现有技术中的上述技术问题实属必要。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供占空比校正装置及占空比校正方法，以第一延迟线及第二延迟线延迟互补时钟对，使得互补时钟对产生相位差，从而产生具有固定占空比、上升沿和下降沿具有较低抖动的时钟讯号，解决现有技术中存在的占空比锁定时间较长、架构局限丧失灵活性、适用频率受限、低稳定性的问题，较佳可产生高稳定性且高准确度的时钟讯号。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种占空比校正装置，其特征在于：包括：占空比校正电路、占空比校正电路控制器及占空比侦测电路。所述占空比校正电路用來依据互补时钟对來产生相位差时钟对，並依据所述相位差时钟对來重新产生再生时钟。所述占空比校正电路控制器耦接所述占空比校正电路。所述占空比侦测电路耦接在所述占空比校正电路与所述占空比校正电路控制器之间，用來依据所述再生时钟的当前的占空比來产生侦测输出至所述占空比校正电路控制器。所述占空比校正电路控制器依据所述侦测输出控制所述占空比校正电路，以调整所述相位差时钟对。
[0006]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述占空比校正电路包括依序串联的粗调延迟单元、精调延迟单元及再生电路，所述粗调延迟单元用來延迟所述互补时钟对來产生具有第一相位差的第一时钟对，所述精调延迟单元用來延迟所述第一时钟对來产生具有第二相位差的所述相位差时钟对，所述再生电路用來依据所述相位差时钟对來重新产生所述再生时钟。
[0007]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述占空比侦测
电路用來接收所述再生时钟，侦测所述再生时钟的所述当前的占空比，判断所述当前的占空比是否符合预定值，并依据其判断产生所述侦测输出至所述占空比校正电路控制器；其中，所述占空比校正电路控制器调整所述粗调延迟单元或所述精调延迟单元之一者对所述互补时钟对的延迟，以使所述再生电路产生所述相位差时钟对。
[0008]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述粗调延迟单元包括第一延迟线及第二延迟线，所述第一延迟线及所述第二延迟线都包括多個粗调延迟段数，所述粗调延迟单元接收所述互补时钟对，在所述第二延迟线及所述第二延迟线上以所述粗调延迟段数延迟所述互补时钟对，使得所述互补时钟对之間产生具有所述第一相位差的所述第一时钟对，所述第一相位差对应粗调延迟增量的递增倍数。
[0009]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述精调延迟单元包括第三延迟线及第四延迟线，所述第三延迟线及所述第四延迟线包括多個精调延迟段数，所述精调延迟单元接收具有所述第一相位差的所述第一时钟对，在所述第三延迟线及所述第四延迟线上以精调延迟段数延迟具有所述第一相位差的所述第一时钟对，使得所述第一时钟对之間产生具有所述第二相位差的所述相位差时钟对，所述第二相位差对应精调延迟增量的递增倍数；其中，所述粗调延迟增量大于所述精调延迟增量。
[0010]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述第一延迟线及所述第二延迟线分别更包括：P个第一反及闸，彼此串联，且输入所述互补时钟对的其一者至第一个所述第一反及闸；P个第二反及闸，彼此串联；及P个第三反及闸，并联于所述第一反及闸及所述第二反及闸，第n个所述第三反及闸的输入端耦接第n个所述第一反及闸，第n 个所述第三反及闸的输出端耦接第P
‑
n+1个所述第二反及闸的输入端，n为 1,2
…
P的整数。
[0011]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述第三延迟线及第四延迟线分别更包括：多个反相器，彼此串联，且输入所述具有第一相位差的所述第一时钟对的其一者至第一个所述反相器；及多个可变电容，分别耦接所述反相器的输出端。
[0012]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述粗调延迟增量大于或等于所述精调延迟增量的两倍。
[0013]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述粗调延迟增量大于或等于所述精调延迟增量的十倍。
[0014]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：当所述侦测输出代表所述当前的占空比大于预定值时，所述占空比校正电路控制器依据所述侦测输出使所述第一延迟线增加延迟或所述第二延迟线减少延迟所述互补时钟对，产生较少所述第一相位差的所述第一時鐘對，且当所述侦测输出代表所述当前的占空比小于所述预定值时，所述占空比校正电路控制器依据所述侦测输出使所述第一延迟线减少延迟或所述第二延迟线增加延迟所述互补时钟对，产生较多所述第一相位差的所述第一時鐘對。
[0015]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述再生电路依据所述相位差时钟对來重新产生具新的占空比的所述再生时钟，且比起所述当前的占空比，所述新的占空比更接近所述预定值。
[0016]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述再生电路更包括：两个第四反及闸，分别接收所述相位差时钟对的其一时钟及对应的经延迟时钟，且分
别输出上升沿触发时钟及下降沿触发时钟；及两个第五反及闸，其一所述第五反及闸接收所述上升沿触发时钟及另一第五反及闸的输出，另一所述第五反及闸接收所述下降沿触发时钟及所述其一第五反及闸的输出，且输出所述再生时钟。
[0017]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：所述再生电路更包括：两组逻辑闸，每组逻辑闸分别包括是闸与反闸，串联于所述第四反及闸的输入端，延迟所述相位差时钟对的其一时钟，而产生所述对应的经延迟时钟。
[0018]作为本专利技术的一种可选方案，所述占空比校正装置，其特征在于：更包括：分配器，产生彼此互补的所述互补时钟对。
[0019]本专利技术还提供一种占空比本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比校正装置，其特征在于：包括：占空比校正电路，用來依据互补时钟对來产生相位差时钟对，並依据所述相位差时钟对來重新产生再生时钟；占空比校正电路控制器，耦接所述占空比校正电路；及占空比侦测电路，耦接在所述占空比校正电路与所述占空比校正电路控制器之间，用來依据所述再生时钟的当前的占空比來产生侦测输出至所述占空比校正电路控制器；其中，所述占空比校正电路控制器依据所述侦测输出控制所述占空比校正电路，以调整所述相位差时钟对。2.如权利要求1所述的占空比校正装置，其特征在于：所述占空比校正电路包括依序串联的粗调延迟单元、精调延迟单元及再生电路，所述粗调延迟单元用來延迟所述互补时钟对來产生具有第一相位差的第一时钟对，所述精调延迟单元用來延迟所述第一时钟对來产生具有第二相位差的所述相位差时钟对，所述再生电路用來依据所述相位差时钟对來重新产生所述再生时钟。3.如权利要求2所述的占空比校正装置，其特征在于：所述占空比侦测电路用來接收所述再生时钟，侦测所述再生时钟的所述当前的占空比，判断所述当前的占空比是否符合预定值，并依据其判断产生所述侦测输出至所述占空比校正电路控制器；其中，所述占空比校正电路控制器调整所述粗调延迟单元或所述精调延迟单元之一者对所述互补时钟对的延迟，以使所述再生电路产生所述相位差时钟对。4.如权利要求2所述的占空比校正装置，其特征在于：所述粗调延迟单元包括第一延迟线及第二延迟线，所述第一延迟线及所述第二延迟线都包括多個粗调延迟段数，所述粗调延迟单元接收所述互补时钟对，在所述第二延迟线及所述第二延迟线上以所述粗调延迟段数延迟所述互补时钟对，使得所述互补时钟对之間产生具有所述第一相位差的所述第一时钟对，所述第一相位差对应粗调延迟增量的递增倍数。5.如权利要求4所述的占空比校正装置，其特征在于：所述精调延迟单元包括第三延迟线及第四延迟线，所述第三延迟线及所述第四延迟线包括多個精调延迟段数，所述精调延迟单元接收具有所述第一相位差的所述第一时钟对，在所述第三延迟线及所述第四延迟线上以精调延迟段数延迟具有所述第一相位差的所述第一时钟对，使得所述第一时钟对之間产生具有所述第二相位差的所述相位差时钟对，所述第二相位差对应精调延迟增量的递增倍数；其中，所述粗调延迟增量大于所述精调延迟增量。6.如权利要求4所述的占空比校正装置，其特征在于：所述第一延迟线及所述第二延迟线分别更包括：P个第一反及闸，彼此串联，且输入所述互补时钟对的其一者至第一个所述第一反及闸；P个第二反及闸，彼此串联；P个第三反及闸，并联于所述第一反及闸及所述第二反及闸，第n个所述第三反及闸的
输入端耦接第n个所述第一反及闸，第n个所述第三反及闸的输出端耦接第P
‑
n+1个所述第二反及闸的输入端，n为1,2
…
P的整数；及一反相器，耦接于第P个所述第二反及闸的输出端。7.如权利要求5所述的占空比校正装置，其特征在于：所述第三延迟线及第四延迟线分别更包括：多个反相器，彼此串联，且输入所述具有第一相位差的所述第一时钟对的其一者至第一个所述反相器；及多个可变电容，分别耦接所述反相器的输出端。8.如权利要求5所述的占空比校正装置，其特征在于：所述粗调延迟增量大于或等于所述精调延迟增量的两倍。9.如权利要求8所述的占空比校正装置，其特征在于：所述粗调延迟增量大于或等于所述精调延迟增量的十倍。10.如权利要求4所述的占空比校正装置，其特征在于：当所述侦测输出代表所述当前的占空比大于预定值时，所述占空比校正电路控制器依据所述侦测输出使所述第一延迟线增加延迟或所述第二延迟线减少延迟所述互补时钟对，产生较少所述第一相位差的所述第一时钟对，且当所述侦测输出代表所述当前的占空比小于所述预定值时，所述占空比校正电路控制器依据所述侦测输出使所述第一延迟线减少延迟或所述第二延迟线增加延迟所述互补时钟对，产生较多所述第一相位差的所述第一时钟对。11.如权利要求2所述的占空比...

【专利技术属性】
技术研发人员：张暄，陈柏翰，黄景伦，M，
申请(专利权)人：爱普存储技术杭州有限公司，
类型：发明
国别省市：