半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供基底，基底上形成有沟道结构，包括一个或多个沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，基底上还形成有横跨沟道结构的伪栅结构；对相邻伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿沟道结构的沟槽，第一开槽处理包括一次或多次的子开槽处理，且子开槽处理与沟道叠层一一对应，子开槽处理的步骤包括：去除相邻伪栅结构之间的沟道叠层，形成第一凹槽；去除第一凹槽侧壁露出的部分宽度的牺牲层，形成与第一凹槽相连通的第一内侧墙槽；在第一内侧墙槽中形成第一内侧墙；完成第一开槽处理后，在沟槽中形成源漏掺杂层。每个第一内侧墙的尺寸是可调节的，有利于满足对半导体结构不同的性能需求。构不同的性能需求。构不同的性能需求。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属
‑
氧化物
‑
半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short
‑
channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate
‑
all
‑
around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。<br/>[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部；对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽；沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进；在所述第一内侧墙槽中形成第一内侧墙；完成所述第一开槽处理后，在所述沟槽中形成源漏掺杂层。
[0006]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0007]本专利技术实施例提供的形成方法中，对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽，沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙
槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进，在所述第一内侧墙槽中形成第一内侧墙；本专利技术实施例中，所述第一开槽处理包括一次或多次子开槽处理，则所述每次子开槽处理是独立的，且所述子开槽处理与所述沟道叠层一一对应，因此，在每次子开槽处理时，可以根据实际需求，形成不同尺寸大小的第一内侧墙槽，从而形成不同尺寸大小的第一内侧墙，也就是说，每个所述第一内侧墙的尺寸是可调节的，而且，在每次子开槽处理的步骤中，在形成第一内侧墙槽后，再进行下一次子开槽处理，相比于将所有第一内侧墙槽都形成之后，再同时形成内侧墙的方案，本专利技术实施例在进行后续子开槽处理时，已形成的第一内侧墙能够对所在的第一内侧墙槽进行保护，且与利用刻蚀工艺中的保护气体进行保护的方案相比，第一内侧墙的均匀性更好，使得第一内侧墙的保护作用得以保证，从而有利于降低后续子开槽处理对已形成的第一内侧墙的尺寸产生影响的概率，有利于形成形貌和尺寸更精准的第一内侧墙槽，综上，通过进行一次或多次子开槽处理，以单独控制每一个第一内侧墙槽的尺寸，有利于满足对半导体结构不同的性能需求，同时有利于提高所述半导体结构的性能。
附图说明
[0008]图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0009]图6至图17是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0010]图18至图21是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0011]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0012]图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0013]参考图1，提供基底10，基底10上形成有沟道结构20，所述沟道结构20上形成有补偿层30，所述沟道结构20包括一个或多个沟道叠层21，其中，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23，所述基底10上还形成有横跨所述沟道结构20和补偿层30的伪栅结构40，所述伪栅结构40覆盖所述沟道结构20的部分侧壁和部分顶部。
[0014]参考图2，去除相邻所述伪栅结构40之间的补偿层30和沟道结构20，形成贯穿所述沟道结构20的沟槽26。
[0015]参考图3，沿垂直于伪栅结构40侧壁的方向，去除所述沟槽26侧壁露出的部分宽度的牺牲层22和补偿层30，形成与所述沟槽26相连通的内侧墙槽28。
[0016]参考图4，在所述内侧墙槽28中形成内侧墙25。
[0017]参考图5，在所述沟槽26中形成源漏掺杂层50；形成源漏掺杂层50后，去除所述伪栅结构40，露出牺牲层22；去除被暴露的牺牲层22，在所述伪栅结构40和牺牲层22的位置处形成包覆沟道层23的金属栅极结构60。
[0018]形成沟槽26后，将所有内侧墙槽28都统一形成之后，再同时形成内侧墙25，则难以根据实际需求形成不同尺寸大小的所述内侧墙槽28，从而难以形成不同尺寸大小的内侧墙
25，也就是说，各个所述内侧墙25的尺寸难以独立调节，而且，在形成后续的内侧墙槽28的过程中，利用刻蚀工艺中的保护气体对已形成的内侧墙槽28进行保护，难以精准控制已形成的所述内侧墙槽28的尺寸和形貌，同时也导致在所述内侧墙槽28中形成的内侧墙均匀性较差，进而难以提高所述半导体结构的性能。
[0019]为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部；对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有沟道结构，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部；对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽；沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进；在所述第一内侧墙槽中形成第一内侧墙；完成所述第一开槽处理后，在所述沟槽中形成源漏掺杂层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述子开槽处理的过程中，在同一设备中形成所述第一凹槽、第一内侧墙槽和第一内侧墙。3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述子开槽处理的过程中，在所述第一内侧墙槽中形成第一内侧墙的步骤包括：在所述第一凹槽和第一内侧墙槽中形成第一内侧墙材料层；去除位于所述第一凹槽中的第一内侧墙材料层，保留位于第一内侧墙槽中的第一内侧墙材料层作为第一内侧墙。4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第一内侧墙材料层的步骤中，所述第一内侧墙材料层保形覆盖所述第一凹槽的底部和所述第一内侧墙槽的各个表面。5.如权利要求1所述的半导体结构的形成方法，其特征在于，完成所述第一开槽处理后，在所述沟槽中形成源漏掺杂层之前，还包括：去除所述第一内侧墙，露出所述第一内侧墙槽；去除所述第一内侧墙后，在所述第一内侧墙槽中形成第二内侧墙。6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述第一内侧墙槽中形成第二内侧墙的步骤中，所述第二内侧墙材料的介电常数小于所述第一内侧墙材料的介电常数。7.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述第一内侧墙槽中形成第二内侧墙的步骤包括：去除所述第一内侧墙后，在所述沟槽和第一内侧墙槽中形成第二内侧墙材料层；去除位于所述沟槽中的第二内侧墙材料层，保留位于所述第一内侧墙槽中的第二内侧墙材料层作为第二内侧墙。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述伪栅结构的侧壁还形成有侧墙层，所述侧墙层还覆盖所述沟道结构的顶部；进行第一开槽处理之前，还包括：去除位于相邻所述伪栅结构之间的沟道结构顶部的侧墙层。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底和所述沟道结构之间还形成有隔离层；形成贯穿所述沟道结构的沟槽的步骤还包括：完成所述第一开槽处理后，对所述第一
凹槽露出的隔离层进行第二开槽处理，去除所述第一凹槽露出的部分厚度的隔离层。10.如权利要求9所述的半导...

【专利技术属性】
技术研发人员：纪世良，肖杏宇，张海洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：