晶圆结构及芯片良率检测方法技术

本公开涉及一种晶圆结构及芯片良率检测方法，涉及半导体技术领域。该晶圆结构包括：晶圆以及设置于晶圆上的至少一个芯片和至少一个测试模组；芯片包括至少一个待测模块；任一待测模块对应至少一个测试模组，测试模组用于测试待测模块的待测性能；测试模组包括：基准测试图形，基准测试图形的特征尺寸为基准特征尺寸；基准特征尺寸相对于待测模块的待测特征尺寸按照预设比例缩小；以及，多个系列测试图形，多个系列测试图形的特征尺寸不同，且任一系列测试图形的特征尺寸相对于基准特征尺寸具有偏移。上述晶圆结构可以减少芯片良率提升研发过程中的晶圆使用数量，且有利于缩短芯片良率检测时间及缩短芯片良率提升的研发时间。良率检测时间及缩短芯片良率提升的研发时间。良率检测时间及缩短芯片良率提升的研发时间。

【技术实现步骤摘要】
晶圆结构及芯片良率检测方法


[0001]本公开涉及半导体领域，特别是涉及一种晶圆结构及芯片良率检测方法。

技术介绍

[0002]芯片的良率是晶圆厂的重要经济指标，尤其在研发阶段为了缩短研发周期，需要尽快提升良率。
[0003]为了提升良率，在研发阶段需要做大量的实验。很多实验是关于图形关键尺寸的变化。为了保证实验得到的数据可靠，需要保证每个实验设计都在一片晶圆上有足够多的芯片来重复实验来避免偶然性。通常每一个关键尺寸变化量的实验都是单独做在每一片晶圆上。因此为了验证一组实验效果需要用到好几片晶圆，而且几片晶圆同时生产时还会因为偶然性的事故导致晶圆损失，这样为了得到实验结果不但需要投入大量人力物力，而且还会有得不到实验结果数据的风险。
[0004]因此，如何减少晶圆使用且缩短芯片良率检测时间是亟需解决的问题。

技术实现思路

[0005]基于此，有必要提供一种晶圆结构及芯片良率检测方法，以减少芯片良率提升研发过程中的晶圆使用数量，且有利于缩短芯片良率检测时间及缩短芯片良率提升的研发时间。
[0006]本申请提供了一种晶圆结构，其特征在于，包括：晶圆以及设置于晶圆上的至少一个芯片和至少一个测试模组；芯片包括至少一个待测模块；任一待测模块对应至少一个测试模组，测试模组用于测试待测模块的待测性能；测试模组包括：基准测试图形，基准测试图形的特征尺寸为基准特征尺寸；基准特征尺寸相对于待测模块的待测特征尺寸按照预设比例缩小；以及，多个系列测试图形，多个系列测试图形的特征尺寸不同，且任一系列测试图形的特征尺寸相对于基准特征尺寸具有偏移。
[0007]上述晶圆结构，通过将基准测试图形的特征尺寸相对于待测模块的待测特征尺寸按照预设比例缩小，使得基准测试图形在晶圆上占有的面积减小，此外，在基准测试图形的特征尺寸减小的情况下，其他多个系列测试图形的特征尺寸也相应减小，使得其他多个系列测试图形在晶圆上占有的面积也减小，故该晶圆结构缩小了测试图形在晶圆上的占有面积，也即，减小了测试模组在晶圆上的占有面积。因此，上述晶圆结构可以实现在一片晶圆上放置更多的测试图形，也即放置更多的测试模组，解决了现有技术中每个待测模块均需一个晶圆完成测试所带来的晶圆浪费问题，故上述晶圆结构节省了晶圆的使用，进而可以极大地减少了生产晶圆的人力物力投入，并缩短了芯片良率提升的研发时间。
[0008]可选地，任一测试模组中，多个系列测试图形包括：特征尺寸小于基准特征尺寸的多个第一系列测试图形，以及特征尺寸大于基准特征尺寸的多个第二系列测试图形；其中，多个第一系列测试图形的特征尺寸相对于基准特征尺寸等梯度减小；多个第二系列测试图形的特征尺寸相对于基准特征尺寸等梯度增大。
[0009]上述晶圆结构中，任一测试模组在基准特征图形的基础上设计了多个系列测试图形，并使得多个系列测试图形可以按照特征尺寸相对于基准测试图形的特征尺寸的变化趋势，划分为多个第一系列测试图形和多个第二系列测试图形。如此，多个第一系列测试图形的特征尺寸相对于基准特征尺寸等梯度减小，多个第二系列测试图形的特征尺寸相对于基准特征尺寸等梯度增大，可以获得以基准特征图形测试结果为基准结果且沿不同特征尺寸变化方向均匀变化后的测试结果，以利于确保测试精度及根据前述测试结果分析结果的可靠性。
[0010]可选地，测试模组的数量为多个；待测模块具有多个待测性能；任一待测模块对应多个测试模组，其中，不同测试模组用于测试的待测性能不同。
[0011]上述晶圆结构中，可以针对每个待测模块均对应设置多个测试模组，以对任一待测模块进行多个待测性能的独立测试。如此，在将每个待测性能对应的多个测试模组设置于同一晶圆上之后，方便于利用同一晶圆实现同一待测模块在多个不同待测性能上的测试，从而方便于根据多方面的测试结果综合确定待测模块的良率，进而确定芯片的良率，以提高芯片良率测试效率且有效缩短芯片良率提升的研发时间。
[0012]可选地，芯片包括逻辑芯片；待测模块包括静态随机存取模块。
[0013]上述晶圆结构中，静态随机存取模块作为影响逻辑芯片良率的重要结构。在通过多个测试模组测试静态随机存取模块的待测性能之后，可以确定静态随机存取模块的良率，进而确定逻辑芯片的良率。
[0014]可选地，芯片上设有测试容置区，至少部分测试模组设置于测试容置区内；和/或，芯片的外围设有切割道，至少部分测试模组设置于切割道内。
[0015]上述晶圆结构中，可以在芯片上设置测试容置区，以便于将至少部分测试模组放置于芯片中的测试容置区，解决了当测试模组数量较多或者测试图形所占面积较大时在切割道上无法放置的问题。
[0016]基于同样的专利技术构思，本申请还提供一种芯片良率检测方法，应用于如前述方案中任一项的晶圆结构；检测方法包括：根据待测模块的待测性能，选择制备于同一晶圆上的测试模组作为目标测试模组进行测试；获取目标测试模组中基准测试图形及多个系列测试图形分别对应的测试结果，以根据测试结果确定目标测试模组中各测试图形的良率；根据目标测试模组中各测试图形的良率，确定待测模块的良率；根据待测模块的良率，确定芯片的良率。
[0017]上述芯片良率检测方法中，通过应用于如前述方案中任一项的晶圆结构，使得基准测试图形的特征尺寸相对于待测模块的待测特征尺寸按照预设比例缩小，进而使得基准测试图形在晶圆上占有的面积减小，此外，在基准测试图形的特征尺寸减小的情况下，其他多个系列测试图形的特征尺寸也相应减小，使得其他多个系列测试图形在晶圆上占有的面积也减小，故该芯片良率检测方法中的测试图形在晶圆上的占有面积缩小，也即，减小了测试模组在晶圆上的占有面积。因此，上述芯片良率检测方法中可以在一片晶圆上放置更多的测试图形，也即放置更多的测试模组，从而方便于利用一片晶圆完成待测模块相应目标测试模组中多个测试图形的测试，以通过各测试图形的测试结果确定目标测试模组的良率，进而确定待测模块的良率及芯片的良率。该芯片良率检测方法可以极大地减少晶圆生产的人力物力投入，并缩短芯片良率提升的研发时间。
[0018]可选地，芯片良率检测方法还包括：根据目标测试模组中基准测试图形及多个系列测试图形分别对应的测试结果，分析待测模块的失效类型。
[0019]上述芯片良率检测方法中，通过目标测试模组中基准测试图形及多个系列测试图形分别对应的测试结果，可以根据测试结果分析确定待测模块的失效类型，进而确定芯片的失效类型，以为芯片良率提升的研发提供数据支持。
[0020]可选地，待测模块具有多个待测性能，任一待测模块对应多个测试模组，其中，不同测试模组用于测试的待测性能不同；芯片良率检测方法还包括：针对各待测性能对应的测试模组分别进行测试，以确定待测模块在多个不同待测性能上的良率；根据待测模块在多个不同待测性能上的良率，综合确定待测模块的良率。
[0021]可选地，待测模块包括静态随机存取模块；待测性能包括：栅极阈值电压、漏电流或饱和电流。
[0022]上述芯片良率检测方法中可以在一片晶圆上针对任本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆结构，其特征在于，包括：晶圆以及设置于所述晶圆上的至少一个芯片和至少一个测试模组；所述芯片包括至少一个待测模块；任一所述待测模块对应至少一个所述测试模组，所述测试模组用于测试所述待测模块的待测性能；所述测试模组包括：基准测试图形，所述基准测试图形的特征尺寸为基准特征尺寸；所述基准特征尺寸相对于所述待测模块的待测特征尺寸按照预设比例缩小；以及，多个系列测试图形，多个所述系列测试图形的特征尺寸不同，且任一所述系列测试图形的特征尺寸相对于所述基准特征尺寸具有偏移。2.根据权利要求1所述的晶圆结构，其特征在于，任一所述测试模组中，多个所述系列测试图形包括：特征尺寸小于所述基准特征尺寸的多个第一系列测试图形，以及特征尺寸大于所述基准特征尺寸的多个第二系列测试图形；其中，多个所述第一系列测试图形的特征尺寸相对于所述基准特征尺寸等梯度减小；多个所述第二系列测试图形的特征尺寸相对于所述基准特征尺寸等梯度增大。3.根据权利要求1所述的晶圆结构，其特征在于，所述测试模组的数量为多个；所述待测模块具有多个待测性能；任一所述待测模块对应多个所述测试模组，其中，不同所述测试模组用于测试的所述待测性能不同。4.根据权利要求1所述的晶圆结构，其特征在于，所述芯片包括逻辑芯片；所述待测模块包括静态随机存取模块。5.根据权利要求1~4中任一项所述的晶圆结构，其特征在于，所述芯片上设有测试容置区，至少部分所述测试模组设置于所述测试容置区内；和/或，所述芯片的外围设有切割道，至少部分所述测试模组设置于所述切割道内。6.一种芯片良率检测方法，其特征在于，应用于如权利要求1~4中任...

【专利技术属性】
技术研发人员：黄普嵩，冯亚，蔡信裕，
申请(专利权)人：合肥新晶集成电路有限公司，
类型：发明
国别省市：