半导体结构及其制作方法技术

本发明专利技术提供一种半导体结构及其制作方法。该半导体结构的制作方法包括：提供包括标记区和管芯区的基底，基底上形成有垫氧化层；在垫氧化层上形成图形化的掩模层，再执行离子注入工艺，在标记区的基底中形成第一埋层，以及在管芯区的基底中形成第二埋层；去除图形化的掩模层；形成覆盖基底上表面的扩散覆盖层；执行退火工艺，使得第一埋层和第二埋层在基底中扩散；去除扩散覆盖层，第一埋层邻接区域的基底与第一埋层所在区域的基底存在色差，第二埋层邻接区域的基底与第二埋层所在区域的基底存在色差，以第一埋层的图形作为对准标记。如此，可以低成本的形成辨识度较高的对准标记。本发明专利技术提供的半导体结构利用上述的制作方法形成。明提供的半导体结构利用上述的制作方法形成。明提供的半导体结构利用上述的制作方法形成。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]目前埋层技术存在于多种半导体工艺中，例如高压、图像传感器和BCD（BIPOLAR
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CMOS
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DMOS）等工艺。埋层工艺需要使用到对准标记。
[0003]现有的一种零层对准标记的制作方法包括：如图1所示，提供基底100，基底100包括标记区100a和管芯区100b，基底100的上表面依次形成有垫氧化层101、氮化硅层102和图形化的第一掩模层103；如图2所示，以第一掩模层103为掩模对氮化硅层102进行图形化处理，去除第一掩模层103，以图形化后的氮化硅层102为掩模刻蚀垫氧化层101和基底100，在标记区100a的基底上形成沟槽104；如图3所示，去除氮化硅层102；如图4所示，在基底100上形成图形化的第二掩模层105，以第二掩模层105为掩模，执行离子注入工艺，在管芯区100b的基底中形成埋层106；如图5所示，去除第二掩模层105，采用炉管工艺在基底100上形成包括垫氧化层101的扩散覆盖层107，再对基底100进行退火，使得埋层106向远离扩散覆盖层107的基底中扩散；如图6所述，去除扩散覆盖层107；如图7所示，在基底100上形成外延层108，且外延层108对应于沟槽104的位置具有凹槽109，以凹槽109作为零层对准标记。
[0004]但是，利用上述方法形成零层对准标记时，由于凹槽109通过外延工艺填充沟槽104形成，如图8所示，凹槽109的边界较为模糊，不容易被黄光对准机台辨识，对后续膜层的对准造成困扰，影响产品良率。此外，在定义零层对准标记的位置时，即在形成沟槽104时，需要使用单独的掩模，增加了生产成本。

技术实现思路

[0005]本专利技术的目的之一是提供一种半导体结构及其制作方法，可以低成本的形成对准标记，且对准标记的辨识度较高。
[0006]为了实现上述目的，本专利技术一方面提供一种半导体结构的制作方法。所述半导体结构的制作方法包括：提供基底，所述基底包括标记区和管芯区，所述基底上形成有垫氧化层；在所述垫氧化层上形成图形化的掩模层，以所述图形化的掩模层为掩模，执行离子注入工艺，在所述标记区的基底中形成第一埋层，以及在所述管芯区的基底中形成第二埋层；去除所述图形化的掩模层；执行氧化工艺，形成覆盖所述基底上表面的扩散覆盖层；执行退火工艺，使得所述第一埋层和所述第二埋层向远离所述扩散覆盖层的基底中扩散；去除所述扩散覆盖层，所述第一埋层邻接区域的基底与所述第一埋层所在区域的基底存在色差，所述第二埋层邻接区域的基底与所述第二埋层所在区域的基底存在色差，以所述第一埋层的图形作为对准标记。
[0007]可选的，所述离子注入工艺注入的掺杂剂包括锑或砷。
[0008]可选的，所述离子注入工艺包括第一离子注入步骤和第二离子注入步骤；所述第一离子注入步骤的注入能量为60KeV~80KeV，注入剂量为0.9E15~1.1E15；所述第二离子注入步骤的注入能量为30KeV~50KeV，注入剂量为1.9E15~2.1E15。
[0009]可选的，采用热氧化工艺形成所述扩散覆盖层，所述扩散覆盖层包括所述垫氧化层。
[0010]可选的，所述扩散覆盖层的厚度为3200埃~5300埃。
[0011]可选的，所述标记区位于所述基底的切割道区域内。
[0012]可选的，所述第一埋层和所述第二埋层均为N型埋层，所述基底为P型基底。
[0013]可选的，所述退火工艺的温度为1150℃~1200℃。
[0014]可选的，所述半导体结构的制作方法还包括：去除所述扩散覆盖层后，在所述基底上形成外延层。
[0015]本专利技术的另一方面还提供一种半导体结构，所述半导体结构利用上述的半导体结构的制作方法形成。
[0016]本专利技术的半导体结构及其制作方法中，以基底上图形化的掩模层为掩模，执行离子注入工艺，在标记区的基底中形成第一埋层，以及在管芯区的基底中形成第二埋层；然后执行氧化工艺，形成覆盖基底上表面的扩散覆盖层；接着执行退火工艺，使得所述第一埋层和所述第二埋层向远离所述扩散覆盖层的基底中扩散；之后去除所述扩散覆盖层，所述第一埋层邻接区域的基底与所述第一埋层所在区域的基底存在色差，所述第二埋层邻接区域的基底与所述第二埋层所在区域的基底存在色差，以第一埋层的图形作为对准标记（例如为零层对准标记），从而在后续的对准工艺中通过色差对比就能够分辨出对准标记，且对准标记在生长外延层之前已经形成，受外延工艺的影响较小，如此使得对准标记的辨识度较高。此外，位于标记区中的对准标记与位于管芯区中的第二埋层利用同一掩模且在同一离子注入工艺中同时制作，如此可以节省掩模，且不需要调整离子注入工艺的注入条件，可以降低对准标记的制作成本以及节省工艺开发时间。
附图说明
[0017]图1为在基底上形成图形化的第一掩模层后的剖视图。
[0018]图2为在基底上形成沟槽后的剖视图。
[0019]图3为去除垫氧化层上的氮化硅层后的剖视图。
[0020]图4为在基底中形成埋层后的剖视图。
[0021]图5为在基底上形成扩散覆盖层后的剖视图。
[0022]图6为去除基底上的扩散覆盖层后的剖视图。
[0023]图7为在基底上形成外延层后的剖视图。
[0024]图8为一种零层对准标记的SEM图。
[0025]图9为本专利技术一实施例的半导体结构的制作方法的流程图。
[0026]图10为本专利技术一实施例中提供的基底的剖视图。
[0027]图11为本专利技术一实施例中基底中形成埋层后的剖视图。
[0028]图12为本专利技术一实施例中基底上形成扩散覆盖层后的剖视图。
[0029]图13为本专利技术一实施例中去除基底上的扩散覆盖层后的剖视图。
[0030]图14为本专利技术一实施例中基底上形成外延层后的剖视图。
[0031]图15为本专利技术一实施例中生成外延层后检测基底中埋层图形的测试结果图。
[0032]附图标记说明：（图1至图7）100
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基底；101
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垫氧化层；102
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氮化硅层；103
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第一掩模层；104
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沟槽；105
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第二掩模层；106
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埋层；107
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扩散覆盖层；108
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外延层；109
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凹槽；（图10至图14）200
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基底；201
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垫氧化层；202
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掩模层；203
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第一埋层；204
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第二埋层；205
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扩散覆盖层；206
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第一凹槽；207
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第二凹槽；208
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外延层。
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【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供基底，所述基底包括标记区和管芯区，所述基底上形成有垫氧化层；在所述垫氧化层上形成图形化的掩模层，以所述图形化的掩模层为掩模，执行离子注入工艺，在所述标记区的基底中形成第一埋层，以及在所述管芯区的基底中形成第二埋层；去除所述图形化的掩模层；执行氧化工艺，形成覆盖所述基底上表面的扩散覆盖层；执行退火工艺，使得所述第一埋层和所述第二埋层向远离所述扩散覆盖层的基底中扩散；以及去除所述扩散覆盖层，所述第一埋层邻接区域的基底与所述第一埋层所在区域的基底存在色差，所述第二埋层邻接区域的基底与所述第二埋层所在区域的基底存在色差，以所述第一埋层的图形作为对准标记。2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述离子注入工艺注入的掺杂剂包括锑或砷。3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述离子注入工艺包括第一离子注入步骤和第二离子注入步骤；所述第一离子注入步骤的注入能量为60KeV~80KeV，注入剂量为0.9E15~1.1...

【专利技术属性】
技术研发人员：许飞，王梦慧，杨宗凯，陈信全，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：