功率半导体器件制造方法技术

本发明专利技术公开了一种功率半导体器件制造方法，包括步骤：S1、提供衬底，在衬底上制备外延层；S2、在外延层上制备第一硬掩膜层；S3、离子注入形成P阱区域；S4、制备N+Spacer；S5、离子注入形成N+区域；S6、制备JFET区域；S7、制备P+区域；S8、依次制备栅氧层、Poly层和ILD层；S9、制备侧墙；S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触。本发明专利技术的功率半导体器件制造方法，通过刻蚀出侧墙形成隔离绝缘层，可以大大降低隔离绝缘层的厚度，从而可以保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。增加器件的过流能力。增加器件的过流能力。

【技术实现步骤摘要】
功率半导体器件制造方法


[0001]本专利技术属于半导体产品
，具体地说，本专利技术涉及一种功率半导体器件制造方法。

技术介绍

[0002]功率MOSFET(金属
‑
氧化物场效应晶体管)作为常见的功率半导体器件，已经广泛应用于多个领域。目前绝大多数功率MOSFET的制造材料为硅，但由于硅材料本身的物理特性，很难将功率MOSFET器件的电压以及电流密度再进行提升。SiC(碳化硅)作为宽禁带半导体材料，在物理性能上相比硅材料有很大的优势。基于SiC材料制作的功率MOSFET器件已经在一些领域取得了成功应用，如新能源汽车，光伏等。
[0003]由于SiC的物理特性，制作大尺寸的晶圆成为了难题。在现有的晶圆尺寸下(4吋，6吋)，想要充分发挥SiC MOSFET器件的性能，必须将元胞尺寸尽可能减小，以提高电流密度和减小导通阻抗。但是，元胞中的JFET区域尺寸不能过多缩小，否则会显著增加导通阻抗。
[0004]图6为使用目前常见的制造方法制造出的SiC平面MOSFET器件结构横截面，ILD(隔离氧化层)使用光罩板光刻的方式刻出金属与N+区的接触孔，并同时刻穿N+区，使金属能够接触到P+区域。同时，一定厚度的ILD还作为栅极(栅氧和POLY)和source金属的绝缘隔离层，保证器件功能正常。
[0005]现有技术的制造过程如下：
[0006]1、在晶向为<11
‑
20>的4H
‑
SiC衬底100上生长外延层101，如图5a所示；
[0007]2、在外延层101上使用CVD(化学气相沉积)方法形成硬掩膜层102，如图5b所示；
[0008]3、光刻刻蚀打开硬掩膜层P阱区域，除去光刻胶后离子注入形成P阱区域 103，如图5c所示；
[0009]4、使用CVD方法生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer 104，如图5d所示；
[0010]5、离子注入形成N+区域105，之后去除N+Spacer 104和硬掩膜层102，如图5e所示；
[0011]6、生长新的硬掩膜层，光刻刻蚀打开硬掩膜层JFET区域，除去光刻胶后离子注入形成JFET区域106，之后去除硬掩膜层，如图5f所示；
[0012]7、生长新的硬掩膜层，光刻刻蚀打开硬掩膜层P+区域，除去光刻胶后离子注入形成P+区域107，之后去除硬掩膜层，如图5g所示；
[0013]8、热氧生长栅氧层108，之后淀积Poly层109，光刻刻蚀打开source接触孔区域，随后依次刻蚀109，108直到外延层101表面，然后除去光刻胶，如图 5h所示；
[0014]9、使用LPCVD(低压力化学气相沉积)方法生长隔离氧化层，光刻刻蚀打开source接触孔区域，然后刻蚀隔离氧化层至外延层101表面，形成ILD层 110，继续向下刻蚀外延层101，直至N+区域105被刻穿，使接触孔接触到P+ 区，107，然后除去光刻胶，如图5i所示；
[0015]10、淀积金属111，如图5j所示。
[0016]由于光罩板制造精度、光刻时的对准以及刻蚀精度等因素的影响，若采用光罩板
光刻的方式，设计时必须留有一定的裕量来保证结构的正确。如图6中的长度“a”所示，如果设计时为了使元胞更小而将“a”的长度设计的太短，则在制造器件时，可能会因为偏差导致ILD被刻蚀过多，从而将POLY与Source 金属区域连接在一起，导致Gate
‑
Source短路的问题。
[0017]若为了保证器件功能正常而适当的给长度“a”增加裕量，又会使元胞的尺寸随之增加，从而降低了器件的过电流能力，增大了导通电阻。

技术实现思路

[0018]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提供一种功率半导体器件制造方法，目的是保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。
[0019]为了实现上述目的，本专利技术采取的技术方案为：功率半导体器件制造方法，包括步骤：
[0020]S1、提供衬底，在衬底上制备外延层；
[0021]S2、在外延层上制备第一硬掩膜层；
[0022]S3、在硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成P阱区域；
[0023]S4、制备N+Spacer；
[0024]S5、采用离子注入形成N+区域，然后去除N+Spacer和第一硬掩膜层；
[0025]S6、制备JFET区域；
[0026]S7、制备P+区域；
[0027]S8、依次制备栅氧层、Poly层和ILD层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅氧层、Poly层和ILD层直到外延层表面；
[0028]S9、制备侧墙；
[0029]S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+ 区域和P+区域同时接触。
[0030]所述步骤S9包括：
[0031]S901、制备第一侧墙；
[0032]S902、制备第二侧墙，第二侧墙位于第一侧墙内侧。
[0033]所述步骤S901中，采用CVD工艺生长第一隔离氧化层，然后向下刻蚀第一隔离氧化层，形成第一侧墙。
[0034]所述步骤S902中，采用CVD工艺生长第二隔离氧化层，然后向下刻蚀第二隔离氧化层，形成第二侧墙。
[0035]所述步骤S1中，所述衬底的材质为4H
‑
SiC，晶向为<11
‑
20>。
[0036]所述步骤S2中，采用LPCVD工艺，在外延层上形成第一硬掩膜层。
[0037]所述步骤S4中，采用CVD工艺生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer。
[0038]所述步骤S6中，生长第二硬掩膜层，光刻刻蚀打开第二硬掩膜层JFET区域，离子注入后形成JFET区域，之后去除第二硬掩膜层。
[0039]所述步骤S7中，生长第三硬掩膜层，光刻刻蚀打开第三硬掩膜层P+区域，离子注入后形成P+区域，之后去除第三硬掩膜层。
[0040]所述步骤S8中，首先通过热氧化生长栅氧层，然后淀积Poly层，然后淀积 ILD层。
[0041]本专利技术的功率半导体器件制造方法，通过刻蚀出侧墙形成隔离绝缘层，可以大大降低隔离绝缘层的厚度，从而可以保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。
附图说明
[0042]本说明书包括以下附图，所示内容分别是：
[0043]图1是本专利技术功率半导体器件制造方法的流程图；
[0044]图2a
‑
图2k是功率半导体器件制造过程示意图；
[0045]图3是实施例一的功率半导体器件的结构示意图；
[0046]图4是实施例二的功率半导体器件的结构示意图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.功率半导体器件制造方法，其特征在于，包括步骤：S1、提供衬底，在衬底上制备外延层；S2、在外延层上制备第一硬掩膜层；S3、在硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成P阱区域；S4、制备N+Spacer；S5、采用离子注入形成N+区域，然后去除N+Spacer和第一硬掩膜层；S6、制备JFET区域；S7、制备P+区域；S8、依次制备栅氧层、Poly层和ILD层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅氧层、Poly层和ILD层直到外延层表面；S9、制备侧墙；S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触。2.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述步骤S9包括：S901、制备第一侧墙；S902、制备第二侧墙，第二侧墙位于第一侧墙内侧。3.根据权利要求2所述的功率半导体器件制造方法，其特征在于，所述步骤S901中，采用CVD工艺生长第一隔离氧化层，然后向下刻蚀第一隔离氧化层，形成第一侧墙。4.根据权利要求3所述的功率半导体器件制造方法，其特征在于，所述步骤S902中，采用CVD工艺生长第二隔离氧化层，然后向下刻蚀第二隔离氧化层，形成第...

【专利技术属性】
技术研发人员：朱辉，高远，肖秀光，潘恒，
申请(专利权)人：安徽瑞迪微电子有限公司，
类型：发明
国别省市：