半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，包括第一器件区，第一器件区包括沟道区、以及与沟道区相隔离的源漏区，源漏区和沟道区之间的基底中形成有隔离结构，在第一器件区中，沟道区的基底顶面低于源漏区的基底顶面；在第一器件区中，在沟道区的基底表面形成栅氧化层；在栅氧化层上形成第一栅极结构，所述第一栅极结构延伸至沟道区基底和隔离结构的交界处并覆盖隔离结构的部分顶部；在第一栅极结构的侧壁形成保护层，保护层还延伸覆盖隔离结构的部分顶部，并露出源漏区的基底。保护层能够较好地覆盖所述第一栅极结构和隔离结构的拐角处，从而在后续的清洗过程中，增强了对第一栅极结构侧壁的保护，进而提高了半导体结构的性能。体结构的性能。体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极关断沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short
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channel effects，SCE)更容易发生。
[0003]因此，由于短沟道效应，对半导体工艺中栅极结构的形成带来较大的问题，目前，普遍需要采用高k介质层与金属栅极结构代替传统多晶硅栅极以提高器件速度。但是，对于结合数字电路与工作电压较高的逻辑电路的制程中，如何同时更好地形成多种器件的栅极结构以保证器件性能成为一种挑战。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底，包括第一器件区，所述第一器件区包括沟道区、以及与所述沟道区相隔离的源漏区，所述源漏区和沟道区之间的基底中形成有隔离结构，在所述第一器件区中，所述沟道区的基底顶面低于所述源漏区的基底顶面；栅氧化层，位于所述第一器件区的沟道区的基底上；第一栅极结构，位于所述栅氧化层上，并延伸至所述沟道区基底和隔离结构的交界处且覆盖所述隔离结构的部分顶部；保护层，覆盖所述第一栅极结构的侧壁，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，包括第一器件区，所述第一器件区包括沟道区、以及与所述沟道区相隔离的源漏区，所述源漏区和沟道区之间的基底中形成有隔离结构，在所述第一器件区中，所述沟道区的基底顶面低于所述源漏区的基底顶面；在所述第一器件区中，在所述沟道区的基底表面形成栅氧化层；在所述栅氧化层上形成第一栅极结构，所述第一栅极结构延伸至所述沟道区基底和隔离结构的交界处并覆盖所述隔离结构的部分顶部；在所述第一栅极结构的侧壁形成保护层，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供一种半导体结构，包括第一栅极结构，位于所述栅氧化层上，并延伸至所述沟道区基底和隔离结构的交界处且覆盖所述隔离结构的部分顶部，保护层覆盖所述第一栅极结构的侧壁，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底；在所述半导体结构的形成过程中，在所述第一器件区中，为了使所述第一器
件区的沟道区的基底顶面低于所述源漏区的基底顶面，通常会导致隔离结构的顶面出现台阶形貌，即与所述沟道区基底相邻接的部分隔离结构顶面低于剩余隔离结构顶面，因此，通过使所述保护层还延伸覆盖所述隔离结构的部分顶部，当所述第一栅极结构还延伸覆盖所述台阶的侧壁时，则所述保护层能够较好地覆盖所述第一栅极结构和隔离结构的拐角处，从而在后续的清洗过程中，减小了清洗液经由所述拐角处与所述第一栅极结构侧壁接触的概率，增强了对所述第一栅极结构侧壁的保护，有效减少了所述清洗过程对所述第一栅极结构的损伤，具体的，所述第一栅极结构与基底之间、所述第一栅极结构与隔离结构之间形成有由下而上依次堆叠的高k栅介质层和金属阻挡层，所述保护层能保护高k栅介质层和金属阻挡层，相应地减小了所述金属阻挡层和高k栅介质层因露出而在清洗过程中受到损伤的概率，进而提高了半导体结构的性能。
[0009]本专利技术实施例提供的形成方法中，在所述栅氧化层上形成第一栅极结构，所述第一栅极结构延伸至所述沟道区基底和隔离结构的交界处并覆盖所述隔离结构的部分顶部，在所述第一栅极结构的侧壁形成保护层，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底；在所述半导体结构的形成过程中，在所述第一器件区中，为了使所述第一器件区的沟道区的基底顶面低于所述源漏区的基底顶面，通常会导致隔离结构的顶面出现台阶形貌，即与所述沟道区基底相邻接的部分隔离结构顶面低于剩余隔离结构顶面，因此，通过使所述保护层还延伸覆盖所述隔离结构的部分顶部，当所述第一栅极结构还延伸覆盖所述台阶的侧壁时，则所述保护层能够较好地覆盖所述第一栅极结构和隔离结构的拐角处，从而在后续的清洗过程中，减小了清洗液经由所述拐角处与所述第一栅极结构侧壁接触的概率，增强了对所述第一栅极结构侧壁的保护，有效减少了所述清洗过程对所述第一栅极结构的损伤，具体的，所述第一栅极结构与基底之间、所述第一栅极结构与隔离结构之间形成有由下而上依次堆叠的高k栅介质层和金属阻挡层，所述保护层能保护高k栅介质层和金属阻挡层，相应地减小了所述金属阻挡层和高k栅介质层因露出而在清洗过程中受到损伤的概率，进而提高了半导体结构的性能。
附图说明
[0010]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图5是本专利技术半导体结构一实施例的结构示意图；
[0012]图6至图11是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0013]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0014]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0015]参考图1，提供基底10，包括第一器件区10H，所述第一器件区10H包括沟道区10H1、以及与所述沟道区10H1相隔离的源漏区10H2，所述源漏区10H2和沟道区10H1之间的基底10中形成有隔离结构12，在所述第一器件区10H中，所述沟道区10H1的基底10顶面低于所述源漏区10H2的基底10顶面，所述沟道区10H1的基底表面形成有栅氧化层11，所述基底10还包
括第二器件区10L，所述第一器件区10H的工作电压大于所述第二器件区10L的工作电压。
[0016]为了提高所述栅氧化层11的顶面与源漏区10H2的基底10顶面和第二器件区10L的基底10顶面的平坦度，在形成所述栅氧化层11之前，需要使所述沟道区10H1的基底10顶面低于所述源漏区10H2的基底10顶面，则通常会导致所述沟道区10H1和源漏区10H2之间的隔离结构12的顶面出现台阶形貌(如图1中虚线圈所示)。
[0017]参考图2，在所述栅氧化层11和第二器件区10L的基底上形成栅极结构23，在第一器件区10H中，所述栅极结构23延伸至所述沟道区10H1基底10和隔离结构12的交界处并覆盖所述隔离结构12的部分顶部，所述栅极结构23包括高k栅介质层21、位于高k栅介质层21上的金属阻挡层22和位于金属阻挡层22上的多晶硅栅极层20。
[0018]需要说明的是，所述第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，包括第一器件区，所述第一器件区包括沟道区、以及与所述沟道区相隔离的源漏区，所述源漏区和沟道区之间的基底中形成有隔离结构，在所述第一器件区中，所述沟道区的基底顶面低于所述源漏区的基底顶面；栅氧化层，位于所述第一器件区的沟道区的基底上；第一栅极结构，位于所述栅氧化层上，并延伸至所述沟道区基底和隔离结构的交界处且覆盖所述隔离结构的部分顶部；保护层，覆盖所述第一栅极结构的侧壁，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底。2.如权利要求1所述的半导体结构，其特征在于，所述基底还包括第二器件区，所述第二器件区包括NMOS区和PMOS区，其中，所述第二器件区的工作电压小于所述第一器件区的工作电压；所述半导体结构还包括：第二栅极结构，位于所述第二器件区的基底上；源漏外延层，位于所述PMOS区的所述第二栅极结构两侧的基底中；其中，所述保护层还覆盖所述第二栅极结构的侧壁。3.如权利要求2所述的半导体结构，其特征在于，所述第二栅极结构包括金属栅极结构。4.如权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：高k栅介质层，位于所述第一栅极结构和栅氧化层之间、所述第一栅极结构和隔离结构之间、以及所述第二栅极结构和基底之间；金属阻挡层，位于所述第一栅极结构与高k栅介质层之间、以及所述第二栅极结构与高k介质层之间；所述保护层还覆盖所述高k栅介质层和金属阻挡层的侧壁。5.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，位于所述保护层的侧壁；源漏掺杂区，位于所述侧墙露出的基底中。6.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述基底上且覆盖所述第一栅极结构和第二栅极结构的侧壁，所述层间介质层露出所述第二栅极结构的顶部。7.如权利要求1所述的半导体结构，其特征在于，所述保护层延伸至所述隔离结构顶部的尺寸为30纳米至60纳米。8.如权利要求1所述的半导体结构，其特征在于，所述保护层的材料包括氮化硅、氮氧化硅或氧化硅与氮化硅的叠层结构。9.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括第一器件区，所述第一器件区包括沟道区、以及与所述沟道区相隔离的源漏区，所述源漏区和沟道区之间的基底中形成有隔离结构，在所述第一器件区中，所述沟道区的基底顶面低于所述源漏区的基底顶面；在所述第一器件区中，在所述沟道区的基底表面形成栅氧化层；在所述栅氧化层上形成第一栅极结构，所述第一栅极结构延伸至所述沟道区基底和隔
离结构的交界处并覆盖所述隔离结构的部分顶部；在所述第一栅极结构的侧壁形成保护层，所述保护层还延伸覆盖所述隔离结构的部分顶部，并露出所述源漏区的基底。10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述基底上形成保护材料层，所述保护材料层保形覆盖所述第一器件区的基底顶部以及所述第一栅极结构的顶部和侧壁；在所述第一器件区中，去除位于所述源漏区的基底顶...

【专利技术属性】
技术研发人员：蔡巧明，马丽莎，
申请(专利权)人：中芯北方集成电路制造北京有限公司，
类型：发明
国别省市：