用于基于管芯终止的命令的技术制造技术

示例包括用于基于管芯终止(ODT)的命令的技术。在一些示例中，将值编程到存储器设备处的寄存器以在存储器设备处建立ODT的一个或多个内部电阻终止(RTT)设置。还将值编程到存储器设备处的寄存器以建立针对ODT延迟定时的一个或多个设置。可以改变编程值以便调整在读或写操作期间存储器设备的信号完整性。写操作期间存储器设备的信号完整性。写操作期间存储器设备的信号完整性。

【技术实现步骤摘要】
用于基于管芯终止的命令的技术
[0001]本申请是申请日为2017年1月16日、申请号为201780009831.7的同名专利申请的分案申请。
[0002]相关案
[0003]本申请按照35 U.S.C.
§
365(c)要求以下申请的优先权：2016年7月1日提交的题为“TECHNIQUES FOR COMMAND BASED ON DIE TERMINATION”的美国申请NO.15/200,981，该申请又要求2016年3月4日提交的题为“TECHNIQUES FOR COMMAND BASED ON DIE TERMINATION”的美国临时申请62/303,707的优先权。出于所有目的，这些文献的全部公开内容通过引用方式并入本文。


[0004]本文描述的示例通常涉及用于在存储器设备处进行管芯终止的技术。

技术介绍

[0005]在与主计算设备耦合的一些存储器系统中，提供多个管芯上终止(ODT)引脚以控制内部电阻终止(RTT)的值以及针对ODT的接通和断开时序。这些ODT引脚通常需要主机计算设备和存储器设备之间的协作，以在对存储器设备的读或写操作期间考虑用于RTT的适当时间量。ODT信号通常是周转时间延时或读或写操作之间的延迟的最大分量中的一个。
附图说明
[0006]图1示出了示例存储器设备。
[0007]图2示出了示例第一寄存器编码方案。
[0008]图3示出了示例第二寄存器编码方案。
[0009]图4示出了示例第一时序图。r/>[0010]图5示出了示例第二时序图。
[0011]图6示出了示例第三时序图。
[0012]图7示出了装置的示例框图。
[0013]图8示出了逻辑流程的示例。
[0014]图9示出了存储介质的示例。
[0015]图10示出了示例计算平台。
具体实施方式
[0016]如在本公开中所预期的，ODT信号通常是存储器设备处的读或写操作之间的周转时间延时或延迟的最大分量中的一个。此外，先前提供给与存储器设备耦合的主机计算设备以调整RTT和针对ODT的接通/断开时间的ODT引脚正在被移除以用于正在开发的新存储器技术，包括但不限于DDR5(DDR版本5目前正由JEDEC讨论)、LPDDR5(LPDDR版本5，目前由JEDEC讨论)，HBM2(HBM版本2，目前由JEDEC讨论)，和/或基于此类规范的衍生物或扩展的其
他新技术。由于正在移除ODT引脚，因此在存储器设备处启用逻辑以允许与ODT相关的设置和/或调整以在读或写操作期间改善针对存储器设备的信号完整性。关于上述和其他挑战，需要本文描述的示例。
[0017]图1示出了示例性存储器设备100。在一些示例中，如图1所示，存储器设备100包括用于响应于所接收的命令而访问存储体130
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1至130
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n(其中“n”是>2的任何整数正整数)的各种逻辑、特征或电路。例如，存储器设备100可以包括用于访问存储体130
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1至130
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n的外围电路，其包括时钟发生器101、地址命令解码器102、一个或多个模式寄存器103、控制逻辑110、锁存电路140、IO缓冲器150或DQ管脚160。此外，存储体130
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1至130
‑
n中的每个存储体可以分别包括存储体控制120、行地址缓冲器123、列地址缓冲器121、行解码器123、感测放大器125、列解码器122或数据控制127。
[0018]根据一些示例，控制逻辑110可以包括能够将值编程到一个或多个模式寄存器103并且使用该值来调整存储器设备100的RTT值或者调整用于打开或关闭存储器设备100的相应RTT值(“tODTLon/off”)的ODT延迟定时的一个或多个值的逻辑和/或特征。对于这些示例，可以通过地址命令解码器102接收命令，该命令包括将值编程到一个或多个模式寄存器103的信息。如下面更详细描述的，编程到模式寄存器103的各种值可以基于用于将值编程到一个或多个模式寄存器103的一个或多个编码方案。这些值可以启用诸如控制逻辑110之类的存储器设备100处的逻辑以进行与ODT相关的设置和/或调整以在读或写操作期间改善针对存储器设备100的信号完整性，例如，通过调整数据总线上的电阻值或定时值来减少比特错误。
[0019]在一些示例中，存储器设备100可以包括非易失性类型的存储器，诸如DRAM存储器。DRAM存储器可以被布置为根据各种开发的存储器技术操作，所述存储器技术可以包括但不限于DDR4(双倍数据速率(DDR)版本4，JEDEC于2012年9月发布的初始规范)、LPDDR4(低功率双倍数据速率(LPDDR)版本4，JESD209
‑
4，最初由JEDEC于2014年8月发布)、WIO2(Wide I/O 2(WideIO2)，JESD229
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2，最初由JEDEC于2014年8月出版)、HBM(高带宽存储器DRAM，JESD235，最初由JEDEC于2013年10月发布)，和/或基于这些规范的衍生物或扩展的其他技术。存储器设备100还可包括经布置以根据当前正在开发的上述存储器技术操作的存储器，其可包括但不限于DDR5、LPDDR5或HBM2。
[0020]尽管存储器设备100中包括的示例类型的存储器已被描述为包括诸如DRAM之类的易失性类型的存储器，但是本公开不限于DRAM。在一些示例中，本公开内容考虑了其他易失性类型的存储器，包括但不限于双倍数据速率同步动态RAM(DDR SDRAM)、静态随机存取存储器(SRAM)、晶闸管RAM(T
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RAM)或零电容器RAM(Z
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RAM)。此外，本公开内容考虑了块可寻址的、非易失性类型的存储器，例如与NAND或NOR技术相关联的存储器。此外，本公开内容考虑了其他非易失性类型的存储器，例如可字节寻址的3
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D交叉点存储器。这些块可寻址或字节可寻址的非易失性类型的存储器可包括但不限于使用硫族化物相变材料(例如，硫族化物玻璃)的非易失性类型的存储器、多阈值级别NAND闪存、NOR闪存、单级或多级相变存储器(PCM)、电阻式存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包含忆阻器技术的磁阻随机存取存储器(MRAM)存储器或自旋转移力矩MRAM(STT
‑
MRAM)或上述任何组合或其他非易失性存储器类型。
[0021]根据一些示例，存储器设备100可以是包括在双列直插式存储器模块(DIMM)上的
多个存储器设备或管芯中的一个。DIMM可以设计为用作注册的DIMM(RDIMM)、负载减少的DIMM(LRDIMM)、完全缓冲的DIMM(FB
‑
DIMM)、无缓冲DIMM(UDIMM)或小外形(SODIMM)。示例不仅限于这些DIMM设计。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：用于存储器设备的控制器，其包括逻辑，所述逻辑的至少一部分包括硬件，所述逻辑用于：将第一组值编程到所述存储器设备处的第一组寄存器，以在所述存储器设备处建立针对管芯上终止(ODT)的一个或多个内部电阻终止(RTT)设置；将第二组值编程到所述存储器设备处的第二组寄存器，以建立用于打开或关闭来自针对所述存储器设备的一个或多个RTT设置中的相应RTT设置的针对ODT延迟定时(tODTL)的一个或多个设置；将所述第一组值改变到所述第一组寄存器或将所述第二组值改变到所述第二组寄存器，以调整在读或写操作期间所述存储器设备的信号完整性。2.如权利要求1所述的装置，包括：所述第一组值包括RTT_PARK的第一电阻值、RTT_WR的第二电阻值、RTT_NOM_WR的第三电阻值或RTT_NOM_RD的第四电阻值。3.如权利要求2所述的装置，包括：所述第二组值包括用于响应于针对所述存储器设备的写命令而激活RTT_WR的电阻的针对tODTLon_WR的第一定时值、用于响应于针对所述存储器设备的写命令而停用RTT_WR的电阻的针对tODTLoff_WR的第二定时值、用于响应于不针对所述存储器设备的写命令而激活RTT_NOM_WR的电阻的针对tODTLon_WR_NT的第三定时值、用于响应于不针对所述存储器设备的写命令而停用RTT_NOM_WR的电阻的针对tODTLoff_WR_NT的第四定时值、用于响应于针对所述存储器设备的读命令而激活RTT_RD的电阻的针对tODTLon_RD的第五定时值、用于响应于针对所述存储器设备的读命令而停用RTT_RD的电阻的针对tODTLoff_RD的第六定时值、用于响应于不针对所述存储器设备的读命令而激活RTT_NOM_RD的电阻的针对tODTLon_RD_NT的第七定时值、用于响应于不针对所述存储器设备的写命令而停用RTT_NOM_WR的电阻的针对tODTLoff_WR_NT的第八定时值。4.如权利要求3所述的装置，包括：用于打开或关闭相应的RTT设置的针对tODTL的所述一个或多个设置是基于时钟单元的，单独的时钟单元包括以下中的一个：单个时钟周期、单个时钟周期的一部分或多个时钟周期。5.如权利要求4所述的装置，用于改变所述第二组值的所述逻辑包括将一个或多个时钟单元加到所述第一定时值、所述第二定时值、所述第三定时值、所述第四定时值、所述第五定时值、所述第六定时值、所述第七定时值或所述第八定时值中的一个或多个或将所述一个或多个时钟单元从所述第一定时值、所述第二定时值、所述第三定时值、所述第四定时值、所述第五定时值、所述第六定时值、所述第七定时值或所述第八定时值中的一个或多个中减去的逻辑。6.如权利要求1所述的装置，包括所述第一组寄存器和所述第二组寄存器包括在用于所述存储器设备的模式寄存器中。7.如权利要求1所述的装置，包括位于双列直插式存储器模块(DIMM)处的存储器设备，所述存储器设备包括在位于所述DIMM处的多排存储器设备中的一排中。8.如权利要求7所述的装置，所述DIMM包括注册的DIMM(RDIMM)、负载减少的DIMM(LRDIMM)、完全缓冲的DIMM(FB
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DIMM)、无缓冲的DIMM(UDIMM)或小外形(SODIMM)。9.如权利要求1所述的装置，包括所述存储器设备包括非易失性存储器或易失性存储器，其中，所述易失性存储器包括动态随机存取存储器(DRAM)，所述非易失性存储器包括三
维交叉点存储器、使用硫族化物相变材料的存储器、多阈值级别NAND闪存、NOR闪存、单级或多级相变存储器(PCM)、电阻式存储器、双向存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包含忆阻器技术的磁阻随机存取存储器(MRAM)存储器或自旋转移矩MRAM(STT
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MRAM)。10.一种方法，包括：在用于存储器设备的控制器处，将第一组值编程到所述存储器设备处的第一组寄存器，以在所述存储器设备处建立针对管芯上终止(ODT)的一个或多个内部电阻终止(RTT)设置；将第二组值编程到所述存储器设备处的第二组寄存器以建立用于打开或关闭来自针对所述存储器设备的一个或多个RTT设置中的相应RTT设置的针对ODT延迟定时(tODTL)的一个或多个设置；以及将所述第一组值改变到所述第一组寄存器或将所述第二组值改变到所述第二组寄存器，以调整在读或写操作期间所述存储器设备的信号完整性。11.如权利要求10所述的方法，包括：所述第一组值包括RTT_PARK的第一电阻值、RTT_WR的第二电阻值、RTT_NOM_WR的第三电阻值或RTT_NOM_RD的第四电阻值。12.如权利要求11所述的方法，包括：所述第二组值包括用于响应于针对所述存储器设备的写命令而激活RTT_WR的电阻的针对tODTLon_WR的第一定时值、用于响应于针对所述存储器设备的写命令而停用RTT_WR的电阻的针对tODTLoff_WR的第二定时值、用于响应于不针对所述存储器设备的写命令而激活RTT_NOM_WR的电阻的针对tODTLon_WR_NT的第三定时值、用于响应于不针对所述存储器设备的写命令而停用RTT_NOM_WR的电阻的针对tODTLoff_WR_NT的第四定时值、用于响应于针对所述存储器设备的读命令而激活RTT_RD的电阻的针对tODTLon_RD的...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：