一种优化相位噪声的频率综合器架构制造技术

本发明专利技术为一种优化相位噪声的频率综合器架构。它包括主频率综合器，用于输出射频信号；辅助频率综合器，设有一个以上，用于输出射频信号；以及功率合成器，与主频率综合器和辅助频率综合器连接；其中，功率合成器将主频率综合器和辅助频率综合器所产生的全部射频信号合成至一路信号，作为整个频率综合器的输出信号。本发明专利技术的有益效果为：本发明专利技术可以产生同频同相的多个频率综合器，然后将这些同频同相的射频信号相加，理想情况下可以获得10log(N+1)dB的功率增益和减小10log(N+1)dB的相位噪声。并且随着辅助频率综合器数量的增加，理论上相位噪声会不断地降低，且没有下限。且没有下限。且没有下限。

【技术实现步骤摘要】
一种优化相位噪声的频率综合器架构


[0001]本专利技术涉及电子设备、电子元器件
，特别是一种优化相位噪声的频率综合器架构。

技术介绍

[0002]无线通信系统需要本振信号作为发射电磁波的载频，也需要本振信号给接收混频器。随着人们对高数据率的追求，一方面无线通信（比如4G、5G、6G）在往更高的频段演进（因为更高的频段有更宽的频谱宽度），另一方面往更复杂的调制深度演进（比如从QPSK到16QAM，64QAM，256QAM，1024QAM，2048QAM，因为更复杂的调制深度在相同带宽下拥有更高的符号率，因而具有更快的传输数据率）。随着无线通信进入到毫米波频段，射频前端的本振信号必定跟随着无线信号的载波频率不断提高，而基于硅材料的低成本本振信号产生芯片，其相位噪声随着频率的线性增加呈指数性恶化。
[0003]为了获得更低的相位噪声以满足高端毫米波通信系统的需求，传统的解决方案是采用成本高、集成度低的化合物（比如砷化镓GaAs）压控振荡器（VCO）作为信号源，结合硅基工艺锁相环芯片进行选频操作。这种方案对相位噪声的降低有限，且造价较高。
[0004]CN101501992A的专利公开了用于多个通信系统的参考信号生成，采用一个参考时钟，多个频率综合器并联，产生多路输出时钟。

技术实现思路

[0005]本专利技术的目的在于：提出一种优化相位噪声的频率综合器架构，所述架构将多个频率综合器有机的结合起来，产生相同频率和相同相位的射频信号，然后将所有射频信号进行功率合成，即可有效降低相位噪声，同时获得功率增益。它可应用于集成电路以及由分离器件制成的系统模组中。
[0006]本专利技术通过如下技术方案实现：一种优化相位噪声的频率综合器架构，它包括主频率综合器，用于输出射频信号；辅助频率综合器，设有一个以上，用于输出射频信号；以及功率合成器，与主频率综合器和辅助频率综合器连接；其中，功率合成器将主频率综合器和辅助频率综合器所产生的全部射频信号合成至一路信号，作为整个频率综合器的输出信号。
[0007]较之前技术而言，本专利技术的有益效果为：本专利技术可以产生同频同相的多个频率综合器，然后将这些同频同相的射频信号相加，理想情况下可以获得10log(N+1) dB的功率增益和减小10log(N+1) dB的相位噪声。并且随着辅助频率综合器数量的增加，理论上相位噪声会不断地降低，且没有下限。
附图说明
[0008]图1为本专利技术的原理关系图。
具体实施方式
[0009]下面结合附图说明对本专利技术做详细说明：如图1所示：一种优化相位噪声的频率综合器架构，它包括主频率综合器，用于输出射频信号；辅助频率综合器，设有一个以上，用于输出射频信号；以及功率合成器，与主频率综合器和辅助频率综合器连接；其中，功率合成器将主频率综合器和辅助频率综合器所产生的全部射频信号合成至一路信号，作为整个频率综合器的输出信号。
[0010]这里的所述主频率综合器包括主锁相环，与外接的时钟信号作为主参考信号；以及主压控振荡器，与主锁相环、功率合成器以及辅助频率综合器连接，产生射频信号并发送至主锁相环、功率合成器以及辅助频率综合器；射频信号分三路，第一路去功率合成器最终合成；第二路去辅助频率综合器，经转化形成辅助锁相环的辅助参考信号（参考时钟）；第三路去主锁相环跟主参考信号比较，构成闭环回路，锁定主压控振荡器的频率。
[0011]其中，主锁相环控制电压以调谐主压控振荡器的振荡频率；所述辅助频率综合器包括辅助分频器，与主压控振荡器连接并接收射频信号；辅助锁相环，与辅助分频器连接，接收整数分频器发出的辅助参考信号；辅助压控振荡器，与辅助锁相环和功率合成器连接，产生射频信号并发送至辅助锁相环和功率合成器；其中，辅助锁相环控制电压以调谐辅助压控振荡器的振荡频率。
[0012]这里的主锁相环需要外部输入一个高精度的时钟信号作为主参考信号，所述主锁相环为整数型锁相环或为小数型锁相环。主锁相环的架构可以是任何电路架构。同样的，辅助锁相环也可以是任何电路架构，并且所述辅助锁相环为整数型锁相环或小数型锁相环。这里所述任何电路架构主要指模拟型锁相环或全数字型锁相环。
[0013]需要说明的是，由于主频率综合器和辅助频率综合器的参考信号不同，主频率综合器可以采用整数型锁相环或为小数型锁相环，可产生任意带小数的分频数，而辅助频率综合器的辅助参考信号来自主频率综合器的整数倍分频，因此辅助频率综合器理论上采用整数型锁相环就足够使用，当然也可以采用小数型锁相环。
[0014]需要说明的是，这里的辅助频率综合器的数量大于一个时，每个辅助频率综合器的架构都是一样的。
[0015]辅助频率综合器的辅助分频器的输入信号为主压控振荡器的输出的射频信号，该辅助分频器的输出信号作为辅助锁相环的辅助参考信号（或参考时钟）。所有辅助频率综合器中的辅助分频器必须为相同类型的分频器，可同时为整数型分频器，也可同时为小数型分频器，且在正常工作室其分频倍数一致。
[0016]所述主压控振荡器和辅助压控振荡器的架构、电路以及版图均相同。才能尽量减小由于不同压控振荡器之间的差异所带来的频率和相位误差。
[0017]本专利技术的工作原理如下：工作原理如下：
由于相同分频倍数的锁相环的频率和相位的同步功能，当主频率综合器和若干个辅助频率综合器都稳定工作时，主压控振荡器和若干个辅助压控振荡器的频率和相位均相同。主压控振荡器和若干个辅助压控振荡器均有一路射频信号输出至功率合成器，作为功率合成器的输入信号。功率合成器的主要功能是将所有压控振荡器的输出信号合成至一路信号，作为整个频率综合器的输出信号。
[0018]本专利技术创造性地提出了可以产生同频同相的多个频率综合器，然后将这些同频同相的射频信号相加，理想情况下可以获得10log(N+1) dB的功率增益和减小10log(N+1) dB的相位噪声。例如，在N=1的情况下，所获得的功率合成器输出信号的功率比单个压控振荡器的输出信号功率高3dB，而功率合成器输出信号的相位噪声比单个压控振荡器的相位噪声低3dB。这是由于2个同频同相的信号相加时，所得正弦波信号幅度直接相加，因而输出幅度加倍，而2个不同源信号的噪声，符合噪声平方开根号相加原理，即两个同频同相但不同源的信号相加时，其噪声的幅度增加了倍，而不是2倍。由于相位噪声是与信号幅度与噪声幅度的比值成正比，因此相位噪声可降低3dB。
[0019]随着辅助频率综合器数量的增加，理论上相位噪声会不断地降低，且没有下限。
[0020]本专利技术可应用于集成电路以及由分离器件制成的系统模组中。
[0021]具体的说明，本专利技术可以应用于频率综合的集成电路。本技术也适用于基于多个频率综合器芯片相位同步的信号源模组。
[0022]与CN101501992A的专利相比，本专利技术主要采用一个参考时钟，多个频率综合器串联，产生一路输出射频信号，二者存在较大差异。
[0023]最后应说明的是:以上所述仅为本专利技术的优选实施例而已，并不用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种优化相位噪声的频率综合器架构，其特征在于：它包括主频率综合器，用于输出射频信号；辅助频率综合器，设有一个以上，用于输出射频信号；以及功率合成器，与主频率综合器和辅助频率综合器连接；其中，功率合成器将主频率综合器和辅助频率综合器所产生的全部射频信号合成至一路信号，作为整个频率综合器的输出信号。2.根据权利要求1所述的一种优化相位噪声的频率综合器架构，其特征在于：所述主频率综合器包括主锁相环，与外接的时钟信号作为主参考信号；以及主压控振荡器，与主锁相环、功率合成器以及辅助频率综合器连接，产生射频信号并发送至主锁相环、功率合成器以及辅助频率综合器；其中，主锁相环控制电压以调谐主压控振荡器的振荡频率；所述辅助频率综合器包括辅助分频器，与主压控振荡器连接并接收射频信号；辅助锁相环，与辅助分频器连接，接收辅助分频器发出的辅助...

【专利技术属性】
技术研发人员：章新明，牛旭磊，何荣文，
申请(专利权)人：深圳芯盛思技术有限公司，
类型：发明
国别省市：