一种晶体管及其制备方法技术

本发明专利技术公开了一种晶体管及其制备方法，涉及半导体技术领域，该晶体管包括衬底，以及依次层叠于衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，复合高阻层包括第一子层和设于第一子层之上的第二子层，第一子层为Si3N4层，第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层，通过该设置，可有效提升复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命。提高器件的可靠性和使用寿命。提高器件的可靠性和使用寿命。

【技术实现步骤摘要】
一种晶体管及其制备方法


[0001]本专利技术涉及半导体
，具体为一种晶体管及其制备方法。

技术介绍

[0002]随着GaN基发光二极管大量应用于固态照明领域以及显示领域，GaN基发光二极管吸引着越来越多的人关注。目前，GaN基发光二极管已经实现工业化生产、在背光源、照明、景观灯等方面都有应用。
[0003]现有技术的GaN基器件为了减少截止状态下的漏电流，需要在外延结构中生长高阻GaN层，而为了获得高电阻值的GaN层，通常使用的方法为掺杂法，其中掺杂元素多为金属元素（Fe、Mg）和碳（C）元素，相比于金属元素，C惨杂没有记忆效应，不会“污染”后续外延生长的薄膜，通过改变外延生长条件，例如改变
Ⅴ
/Ⅲ比（氮源和Ga源的摩尔质量浓度的比值）、腔室压力、生长速率和温度，即可实现薄膜中并入的C浓度，实现高阻值GaN层。
[0004]通过C掺杂方式，需通过改变外延生长条件实现高阻值的GaN层，这类掺杂方式会牺牲掉GaN薄膜的晶体质量，降低器件的寿命和可靠性。

技术实现思路

[0005]基于此，本专利技术的目的是提供一种晶体管及其制备方法，以解决
技术介绍
中，通过C掺杂方式实现高阻值的GaN层，会牺牲掉GaN薄膜的晶体质量，降低器件的寿命和可靠性的技术问题。
[0006]本专利技术在于提供一种晶体管，包括衬底，以及依次层叠于所述衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，所述复合高阻层包括第一子层和设于所述第一子层之上的第二子层；所述第一子层为Si3N4层；所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
[0007]进一步地，在所述第二子层中，所述C掺杂GaN层层叠于所述第一子层的上方，所述ZnO层层叠于所述C掺杂GaN层的上方。
[0008]进一步地，在所述第二子层中，每层所述C掺杂GaN层中碳的掺杂浓度为0.5
×
10
20
cm
‑3‑5×
10
20
cm
‑3，每层所述C掺杂GaN层的厚度为45nm
‑
200nm。
[0009]进一步地，在所述第二子层中，每层所述ZnO层的厚度为45nm
‑
200nm。
[0010]进一步地，在所述第二子层中，所述n为正整数且其取值范围为5
‑
12。
[0011]进一步地，所述第一子层的厚度为50nm
‑
300nm。
[0012]进一步地，所述晶体管还包括AlN插入层，所述AlN插入层设于所述GaN沟道层和所述AlGaN势垒层之间。
[0013]本专利技术的另一方面在于提供一种晶体管的制备方法，用于制备上述所述的晶体管，所述方法包括：提供一衬底；
在所述衬底上依次生长成核层、缓冲层、复合高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；生长所述复合高阻层的方法包括：在所述缓冲层上依次生长第一子层和第二子层以形成所述复合高阻层；其中，所述第一子层为Si3N4层，所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。
[0014]进一步地，在生长所述第一子层的步骤中：通入N源和Si源，并控制反应腔内的温度至900℃
‑
1200℃，控制反应腔的压力至100torr
‑
300torr，生长Si3N4层作为所述第一子层；其中，所述N源包括NH3，所述Si源包括SiH4。
[0015]进一步地，在生长所述第二子层的步骤中：通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃
‑
1200℃，控制反应腔的压力至50torr
‑
200torr，生长所述C掺杂GaN层；通入N源、Ga源、O源以及Zn源，并控制反应腔内的温度至800℃
‑
1200℃，控制反应腔的压力至50torr
‑
200torr，生长所述ZnO层；其中，所述N源包括NH3，所述Ga源包括TMGa，所述O源包括H2O，所述Zn源包括C4H
10
Zn，每层所述C掺杂GaN层中碳的掺杂浓度为0.5
×
10
20
cm
‑3‑5×
10
20
cm
‑3，所述n为正整数且其取值范围为5
‑
12。
[0016]与现有技术相比，本专利技术的有益效果为：通过本专利技术提供一种晶体管，其中，在缓冲层和GaN沟道层之间设置复合高阻层，通过对复合高阻层的特殊设计，具体为复合高阻层由两个子层组成，第一子层为Si3N4层，利用Si元素具有较小原子半径，可填平缓冲层表面存在的缺陷，可有效的阻断缓冲层中的位错向复合高阻层中延伸，得到第一子层的晶体质量较好，为后续生长高晶体质量的第二子层做准备，且Si3N4层具备相对高的阻值能够增加复合高阻层的整体电阻；其次，本专利技术第二子层为具有n个周期性层叠的C掺杂GaN层以及ZnO层，利用第二子层中C掺杂GaN层中C的并入，大幅度提高了GaN的电阻，且ZnO层具有相对不低的电阻，由C掺杂GaN层以及ZnO层交替生长的第二子层可进一步增加复合高阻层的阻值，降低漏电的可能性；此外，在提高了整体阻值的同时，该设置有效提升了复合高阻层的晶体质量，降低漏电电流，提高器件的可靠性和使用寿命，具体来说，由于C掺杂GaN层和ZnO层具有较小的晶格失配，在实际情况中，二者仅有1.9%晶格失配，因此引入ZnO层几乎不会因晶格失配而产生的较多的位错和缺陷。同时C掺杂GaN层和ZnO层为周期性交替的超晶格结构可进一步减少位错，提升晶体质量，可理解为，C掺杂GaN层中因C掺杂会产生相对较多缺陷和位错，但GaN和ZnO的晶格常数不一致，因此在C掺杂GaN层位错的位置部分会生长ZnO层，从而起到阻挡位错延伸的作用，大幅度降低位错密度，并且C掺杂GaN层和ZnO层的超晶格结构更有利于应力的释放（C掺杂GaN层上的ZnO层受到拉应力，而ZnO层上的C掺杂GaN层受到压应力，交替往复利于应力释放），减少因应力的累积而产生位错，提高晶体质量。
附图说明
[0017]图1为本专利技术第一实施例中晶体管的结构示意图。
[0018]图2为本专利技术一实施例中晶体管的生长流程图。
[0019]图中：1、衬底；2、成核层；3、缓冲层；4、复合高阻层；41、第一子层；42、第二子层；421、GaN层；422、ZnO层；5、GaN沟道层；6、AlN插入层；7、AlGaN势垒层；8、GaN帽层。
具体实施方式
[0020]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。
[0021]此外，本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管，包括衬底，以及依次层叠于所述衬底上的成核层、缓冲层、复合高阻层、GaN沟道层、AlGaN势垒层以及GaN帽层，其特征在于，所述复合高阻层包括第一子层和设于所述第一子层之上的第二子层；所述第一子层为Si3N4层；所述第二子层包括n个周期性层叠的C掺杂GaN层以及ZnO层。2.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，所述C掺杂GaN层层叠于所述第一子层的上方，所述ZnO层层叠于所述C掺杂GaN层的上方。3.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，每层所述C掺杂GaN层中碳的掺杂浓度为0.5
×
10
20
cm
‑3‑5×
10
20
cm
‑3，每层所述C掺杂GaN层的厚度为45nm
‑
200nm。4.根据权利要求1所述的晶体管，其特征在于，在所述第二子层中，每层所述ZnO层的厚度为45nm
‑
200nm。5.根据权利要求1
‑
4任一项所述的晶体管，其特征在于，在所述第二子层中，所述n为正整数且其取值范围为5
‑
12。6.根据权利要求1所述的晶体管，其特征在于，所述第一子层的厚度为50nm
‑
300nm。7.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括AlN插入层，所述AlN插入层设于所述GaN沟道层和所述AlGaN势垒层之间。8.一种晶体管的制备方法，用于制备上述权利要求1
‑
7任意一项所述的晶体管，其特征在于，所述方法包括：提供一衬底；在所述衬底上依次生长成核层、缓冲层...

【专利技术属性】
技术研发人员：侯合林，谢志文，张铭信，陈铭胜，金从龙，
申请(专利权)人：江西兆驰半导体有限公司，
类型：发明
国别省市：