本申请公开了一种中高压屏蔽栅功率MOSFET，该结构主要包括：半导体漏区；半导体漂移区；第一沟槽，其位于半导体漂移区的侧壁；第二导电类型的半导体柱，且深度不小于第三阈值；第二沟槽；屏蔽栅氧化层；屏蔽栅电极；极间介质；栅极氧化层；栅极电极；第二导电类型半导体阱区；第一导电类型半导体源区；第二导电类型半导体体接触区。本申请优化了器件阻态时栅极氧化层拐角和屏蔽栅氧化层拐角的电力线聚集现象，同时可以实现高掺杂的漂移区以降低器件通态电阻，提高器件性能。提高器件性能。提高器件性能。
【技术实现步骤摘要】
一种中高压屏蔽栅功率MOSFET
[0001]本申请属于半导体功率器件
，特别涉及一种中高压屏蔽栅功率MOSFET。
技术介绍
[0002]纵向双扩散功率器件因为具有高耐压、大电流和开关速度快等优点被广泛地应用于功率集成电路中。但是，功率器件的高击穿电压通常需要较长的漂移区，然而这会使器件的比导通电阻呈指数级增加，从而导致器件产生较大的静态功耗。
[0003]在现有技术中，采用屏蔽栅技术能够有效地缓解器件的击穿电压与比导通电阻之间的矛盾。屏蔽栅技术是在常规的槽栅纵向双扩散功率器件中引入屏蔽栅电极，引入的屏蔽栅不仅可以辅助耗尽漂移区以降低器件的导通电阻，还可以减小栅极电极和漏区的交叠面积以减小米勒电容，故目前屏蔽栅功率器件已成为中低压功率器件领域的主流器件。但屏蔽栅功率器件在阻断状态时，会在栅极氧化层或屏蔽栅氧化层拐角出现较为集中的电力线聚集的现象，这会使得器件提前失效。
技术实现思路
[0004]针对屏蔽栅功率器件在阻断状态时的栅极氧化层或屏蔽栅氧化层拐角出现较为集中的电力线聚集的问题，以及为进一步地优化器件静态功耗，本申请提供一种中高压屏蔽栅功率MOSFET。
[0005]为了实现上述目的，本申请采用的一个技术方案是提供一种中高压屏蔽栅功率MOSFET，其包括：半导体漏区，其为重掺杂第一导电类型的半导体材料；半导体漂移区，其为轻掺杂第一导电类型的半导体材料，其包括第一外延层，第一外延层位于半导体漏区的上方；第二外延层，第二外延层位于第一外延层的上方；以及第三外延层，第三外延层位于第二外延层的上方，其中，第一外延层和第二外延层的厚度之和不小于第一阈值，半导体漂移区的总厚度不小于第二阈值；第一沟槽，其位于半导体漂移区的侧壁，且深度不小于第三阈值；第二导电类型的半导体柱，其通过在第一沟槽内淀积第二导电类型的半导体材料形成；第二沟槽，其位于半导体漂移区的中间区域，且深度不小于第四阈值；屏蔽栅氧化层，其位于第二沟槽的内壁；屏蔽栅电极，其位于第二沟槽的屏蔽栅氧化层上，且深度不小于第五阈值；极间介质，其位于屏蔽栅电极之上，且厚度不小于第六阈值；栅极氧化层，其在第二沟槽的侧壁上热氧化形成，且在极间介质之上；栅极电极，其在栅极氧化层上淀积形成；第二导电类型半导体阱区，其制备于第三外延层之上，形成厚区和薄区，其中，厚区为靠近第二沟槽的部分，薄区为远离第二沟槽的部分，并且厚区的厚度大于薄区的厚度；第一导电类型半导体源区，其位于第二导电类型半导体阱区的厚区之上；第二导电类型半导体体接触区，其位于第二导电类型半导体阱区的薄区之上；其中，第一阈值小于第二阈值，第三阈值介于第一阈值和第二阈值之间，第四阈值大于第一阈值但小于第三阈值，第五阈值小于第四阈值，第六阈值小于第五阈值。
[0006]可选的，层间介质，其位于栅极电极之上，且层间介质由非掺杂氧化硅和硼磷硅玻
璃组成；
[0007]可选的，源端金属电极，其位于层间介质上方，并通过接触孔与半导体源区和半导体体接触区相接触；漏端金属电极，其位于半导体漏区的下方。
[0008]可选的，第三外延层对应的电导率大于第二外延层对应的电导率，并且第二外延层对应的电导率大于第一外延层对应的电导率。
[0009]可选的，第一沟槽的沟槽底部延伸入第一外延层内部。
[0010]可选的，屏蔽栅氧化层的厚度的取值范围为0.25μm至0.95μm。
[0011]可选的，栅极电极的下底面低于第二导电类型半导体阱区的下底面。
[0012]可选的，对于N沟道中高压屏蔽栅功率MOSFET，第一导电类型指N型，第二导电类型为P型；对于P沟道中高压屏蔽栅功率MOSFET，第一导电类型指P型，第二导电类型为N型。
[0013]本申请的技术方案可以达到的有益效果是：在阻断状态时，能够缓解栅极氧化层和屏蔽栅氧化层拐角的电力线聚集现象，有效地避免了器件在二者中的某一处提前失效，并且可以在阻态时辅助漂移区，从而能使新结构获得高的漂移区浓度，来降低其比导通电阻，以减少器件工作时的静态功耗。
附图说明
[0014]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0015]图1是本申请一种中高压屏蔽栅功率MOSFET的整体结构的示意图；
[0016]图2是本申请一种中高压屏蔽栅功率MOSFET的深度为a的第一沟槽结构的示意图；
[0017]图3是本申请一种中高压屏蔽栅功率MOSFET的第二导电类型半导体柱结构的示意图；
[0018]图4是本申请一种中高压屏蔽栅功率MOSFET的深度为b的第二沟槽结构的示意图；
[0019]图5是本申请一种中高压屏蔽栅功率MOSFET的屏蔽栅氧化层结构的示意图；
[0020]图6是本申请一种中高压屏蔽栅功率MOSFET的屏蔽栅电极结构的示意图；
[0021]图7是本申请一种中高压屏蔽栅功率MOSFET的极间介质的结构示意图；
[0022]图8是本申请一种中高压屏蔽栅功率MOSFET的栅极氧化层的结构示意图；
[0023]图9是本申请一种中高压屏蔽栅功率MOSFET的栅极电极的结构示意图；
[0024]图10是本申请一种中高压屏蔽栅功率MOSFET的半导体阱区、半导体源区和半导体体接触区的结构示意图；
[0025]图11是本申请一种中高压屏蔽栅功率MOSFET的层间介质的结构示意图；
[0026]图12是本申请一种中高压屏蔽栅功率MOSFET的源端金属电极的结构示意图；
[0027]图1至图12中的各区域标记如下：1
‑
半导体漏区，2
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第一外延层，3
‑
第二外延层，4
‑
第三外延层，5
‑
第二导电类型半导体柱，6
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屏蔽栅氧化层，7
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屏蔽栅电极，8
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极间介质，9
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栅极氧化层，10
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栅极电极，11
‑
第二导电类型半导体阱区，12
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第一导电类型半导体源区，13
‑
第二导电类型半导体体接触区，14
‑
非掺杂氧化硅，15
‑
硼磷硅玻璃，16
‑
源端金属电极，17
‑
漏端金属电极，18
‑
第一沟槽，19
‑
第二沟槽。
[0028]通过上述附图，已示出本申请明确的实施例，后文中将有更详细地描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
[0029]下面结合附图对本申请本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种中高压屏蔽栅功率MOSFET，其特征在于，包括：半导体漏区，其重掺杂有第一导电类型的半导体材料；半导体漂移区，其轻掺杂有第一导电类型的半导体材料，其包括第一外延层，所述第一外延层位于所述半导体漏区的上方；第二外延层，所述第二外延层位于所述第一外延层的上方，以及第三外延层，所述第三外延层位于所述第二外延层的上方；其中，所述第一外延层和所述第二外延层的厚度之和不小于第一阈值，所述半导体漂移区的总厚度不小于第二阈值；第一沟槽，其位于所述半导体漂移区的侧壁，且深度不小于第三阈值；第二导电类型的半导体柱，其通过在所述第一沟槽内淀积第二导电类型的半导体材料形成；第二沟槽，其位于所述半导体漂移区的中间区域，且深度不小于第四阈值；屏蔽栅氧化层，其位于所述第二沟槽的内壁；屏蔽栅电极，其位于所述屏蔽栅氧化层上，且深度不小于第五阈值；极间介质，其位于所述屏蔽栅电极之上，且厚度不小于第六阈值；栅极氧化层，其在所述第二沟槽的侧壁上热氧化形成，且在所述极间介质之上；栅极电极，其在所述栅极氧化层上淀积形成；第二导电类型半导体阱区，其制备在所述第三外延层之上，形成厚区和薄区，其中，所述厚区为靠近所述第二沟槽的部分，所述薄区为远离所述第二沟槽的部分，并且所述厚区的厚度大于所述薄区的厚度；第一导电类型半导体源区，其位于所述第二导电类型半导体阱区的所述厚区之上；第二导电类型半导体体接触区，其位于所述第二导电类型半导体阱区的所述薄区之上；层间介质，其位于所述栅极电极之上，且所述层间介质由非掺杂氧化硅和硼磷硅...
【专利技术属性】
技术研发人员：张振宇，刘挺，顾书帆，赵群，张博，王毅，
申请(专利权)人：扬杰科技无锡有限公司，
类型：发明
国别省市：
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