一种阵列化芯片结构及其制备方法技术

本发明专利技术提供一种阵列化芯片结构及其制备方法。该阵列化芯片结构包括：第一芯片、通道、键合焊盘、接地通孔、第二芯片和微凸点；第一芯片的上表面的一端至对端之间依次设置至少两个通道；在每个通道的两端分别设置一个键合焊盘，且每个键合焊盘分别对应连接通道的输入端和输出端；在相邻两个通道间以及首尾通道外侧设有贯穿第一芯片上下表面的多个接地通孔；第一芯片的上表面和第二芯片的上表面之间通过多个微凸点连接，多个微凸点分别设置在相邻两个通道间以及首尾通道外侧，和/或第二芯片的上表面的相邻两个通道间以及首尾通道外侧的对应位置。本发明专利技术能够有效提升阵列化芯片中的通道间隔离度。通道间隔离度。通道间隔离度。

【技术实现步骤摘要】
一种阵列化芯片结构及其制备方法


[0001]本专利技术涉及半导体芯片
，尤其涉及一种阵列化芯片结构及其制备方法。

技术介绍

[0002]阵列化芯片广泛应用于多通道集成环境中，以实现小尺寸、高性能、多路并行的目的，是雷达、电子战、测试测量、通信与传感等系统不可或缺的组成部分。隔离度作为阵列化芯片的通道间电磁干扰的主要指标，决定着通道间信号的纯净性与互扰特性，对系统的性能指标实现具有重要影响。因此提升通道间隔离度成为提升阵列化芯片性能的重要部分。
[0003]现有的在空间维度上实现通道间隔离的办法主要是在空间维度上添加金属隔腔或是屏蔽罩。但由于阵列化芯片的尺寸与结构强度的限制，无法添加金属隔腔，同时屏蔽罩的定位精度与制造公差也很难保证。因此，现有技术中无法有效提升阵列化芯片中的通道间隔离度。

技术实现思路

[0004]本专利技术实施例提供了一种阵列化芯片结构及其制备方法，以解决现有技术中无法有效提升阵列化芯片中的通道间隔离度的问题。
[0005]第一方面，本专利技术实施例提供了一种阵列化芯片结构，包括：第一芯片、通道、键合焊盘、接地通孔、第二芯片和微凸点；
[0006]所述第一芯片的上表面的一端至对端之间依次设置至少两个通道；
[0007]在每个通道的两端分别设置一个键合焊盘，且每个键合焊盘分别对应连接通道的输入端和输出端；
[0008]在相邻两个通道间以及首尾通道外侧设有贯穿所述第一芯片上下表面的多个接地通孔；
[0009]所述第一芯片的上表面和所述第二芯片的上表面之间通过多个微凸点连接，所述多个微凸点分别设置在所述相邻两个通道间以及首尾通道外侧，和/或所述第二芯片的上表面的所述相邻两个通道间以及首尾通道外侧的对应位置。
[0010]在一种可能的实现方式中，所述微凸点的半径为40微米至50微米中的任一值；相邻微凸点间的间隔小于四分之一信号波长。
[0011]在一种可能的实现方式中，所述多个微凸点分别均匀设置于相邻两个通道间以及首尾通道外侧；
[0012]每相邻两个通道间的多个微凸点均排列成至少一条直线，以及首通道外侧的多个微凸点均排列成至少一条直线，以及尾通道外侧的多个微凸点均排列成至少一条直线。
[0013]在一种可能的实现方式中，每相邻两个通道间的相邻两条直线上的微凸点交错设置，以及首通道外侧的相邻两条直线上的微凸点交错设置，以及尾通道外侧的相邻两条直线上的微凸点交错设置。
[0014]在一种可能的实现方式中，所述多个接地通孔为多个金属化接地过孔；
[0015]相邻接地通孔间的间隔小于四分之一信号波长。
[0016]在一种可能的实现方式中，所述多个接地通孔分别均匀设置于相邻两个通道间以及首尾通道外侧；
[0017]每相邻两个通道间的多个接地通孔均排列成至少一条直线，以及首通道外侧的多个接地通孔均排列成至少一条直线，以及尾通道外侧的多个接地通孔均排列成至少一条直线；
[0018]每相邻两个通道间的相邻两条直线上的接地通孔交错设置，以及首通道外侧的相邻两条直线上的接地通孔交错设置，以及尾通道外侧的相邻两条直线上的接地通孔交错设置。
[0019]在一种可能的实现方式中，所述第二芯片设置于所述第一芯片的范围内，且所述键合焊盘暴露于所述第二芯片的边缘外。
[0020]在一种可能的实现方式中，所述至少两个通道为至少两个第一共面波导结构；
[0021]所述键合焊盘分别对应连接所述第一共面波导结构中信号传输线的输入端和输出端。
[0022]在一种可能的实现方式中，还包括：
[0023]设置于所述第二芯片上表面的金属导体层；
[0024]所述第一芯片的上表面和所述第二芯片上表面的金属导体层之间通过多个微凸点连接，所述多个微凸点分别设置在所述相邻两个通道间以及首尾通道外侧，和/或所述第二芯片上表面的金属导体层的所述相邻两个通道间以及首尾通道外侧的对应位置。
[0025]第二方面，本专利技术实施例提供了一种阵列化芯片结构的制备方法，包括：
[0026]在第一芯片的上表面的一端至对端依次制备至少两个通道；
[0027]在每个通道的两端分别制备一个键合焊盘，且每个键合焊盘分别对应连接通道的输入端和输出端；
[0028]在相邻两个通道间以及首尾通道外侧制备贯穿所述第一芯片上下表面的多个接地通孔；
[0029]分别在所述相邻两个通道间以及首尾通道外侧，和/或第二芯片的上表面的所述相邻两个通道间以及首尾通道外侧的对应位置制备多个微凸点；
[0030]将所述第二芯片上表面倒装设置于所述第一芯片的上表面，所述第一芯片的上表面和所述第二芯片的上表面通过所述多个微凸点连接，得到阵列化芯片结构。
[0031]本专利技术实施例提供一种阵列化芯片结构及其制备方法，该阵列化芯片结构包括：第一芯片、通道、键合焊盘、接地通孔、第二芯片和微凸点；第一芯片的上表面的一端至对端之间依次设置至少两个通道；在每个通道的两端分别设置一个键合焊盘，且每个键合焊盘分别对应连接通道的输入端和输出端；在相邻两个通道间以及首尾通道外侧设有贯穿第一芯片上下表面的多个接地通孔；第一芯片的上表面和第二芯片的上表面之间通过多个微凸点连接，多个微凸点分别设置在相邻两个通道间以及首尾通道外侧，和/或第二芯片的上表面的相邻两个通道间以及首尾通道外侧的对应位置。设置在相邻两个通道间以及首尾通道外侧，和/或第二芯片的上表面相邻的两个通道间以及首尾通道外侧的对应位置的多个微凸点，因具有一定高度，能够在第一芯片的上方空间中形成屏蔽网络，从而有效提升阵列化芯片上方空间的通道间隔离度。
附图说明
[0032]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0033]图1是本专利技术实施例提供的阵列化芯片结构的正视示意图；
[0034]图2是本专利技术实施例提供的阵列化芯片结构的俯视示意图；
[0035]图3是本专利技术实施例提供的第一芯片的俯视示意图；
[0036]图4是本专利技术又一实施例提供的第一芯片的俯视示意图；
[0037]图5是本专利技术又一实施例提供的第一芯片的俯视示意图；
[0038]图6是本专利技术又一实施例提供的第一芯片的俯视示意图；
[0039]图7是本专利技术又一实施例提供的第一芯片的俯视示意图；
[0040]图8是本专利技术又一实施例提供的第二芯片的俯视示意图；
[0041]图9是本专利技术实施例提供的阵列化芯片结构的制备方法的实现流程图。
具体实施方式
[0042]为了使本
的人员更好地理解本方案，下面将结合本方案实施例中的附图，对本方案实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本方案一部分的实施例，而不是全部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种阵列化芯片结构，其特征在于，包括：第一芯片、通道、键合焊盘、接地通孔、第二芯片和微凸点；所述第一芯片的上表面的一端至对端之间依次设置至少两个通道；在每个通道的两端分别设置一个键合焊盘，且每个键合焊盘分别对应连接通道的输入端和输出端；在相邻两个通道间以及首尾通道外侧设有贯穿所述第一芯片上下表面的多个接地通孔；所述第一芯片的上表面和所述第二芯片的上表面之间通过多个微凸点连接，所述多个微凸点分别设置在所述相邻两个通道间以及首尾通道外侧，和/或所述第二芯片的上表面的所述相邻两个通道间以及首尾通道外侧的对应位置。2.如权利要求1所述的阵列化芯片结构，其特征在于，所述微凸点的半径为40微米至50微米中的任一值；相邻微凸点间的间隔小于四分之一信号波长。3.如权利要求2所述的阵列化芯片结构，其特征在于，所述多个微凸点分别均匀设置于相邻两个通道间以及首尾通道外侧；每相邻两个通道间的多个微凸点均排列成至少一条直线，以及首通道外侧的多个微凸点均排列成至少一条直线，以及尾通道外侧的多个微凸点均排列成至少一条直线。4.如权利要求3所述的阵列化芯片结构，其特征在于，每相邻两个通道间的相邻两条直线上的微凸点交错设置，以及首通道外侧的相邻两条直线上的微凸点交错设置，以及尾通道外侧的相邻两条直线上的微凸点交错设置。5.如权利要求1所述的阵列化芯片结构，其特征在于，所述多个接地通孔为多个金属化接地过孔；相邻接地通孔间的间隔小于四分之一信号波长。6.如权利要求5所述的阵列化芯片结构，其特征在于，所述多个接地通孔分别均匀设置于相邻两个通道间以及首尾通道外侧；每相邻两个通道间的多个接地通孔均排列成至少一条直线，以及首通道...

【专利技术属性】
技术研发人员：许向前，潘时龙，康晓晨，李思敏，王中盛，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：