用于互连的形成的一次性硬掩膜制造技术

本公开涉及用于互连的形成的一次性硬掩膜。本文公开了一种互连制造方法，该方法在源极/漏极接触件形成期间在栅极结构之上使用一次性蚀刻停止硬掩模，并且在栅极接触件形成之前用电介质特征(在一些实施例中，介电常数低于一次性蚀刻停止硬掩模的电介质层的介电常数的电介质层)代替一次性蚀刻停止硬掩模。示例性器件包括接触蚀刻停止层(CESL)以及设置在栅极结构之上的电介质特征，该CESL具有被间隔分离的第一侧壁CESL部分和第二侧壁CESL部分，其中电介质特征和栅极结构填充第一侧壁CESL部分和第二侧壁CESL部分之间的间隔。电介质特征包括电介质衬里之上的体电介质。电介质衬里将体电介质与栅极结构和CESL分离。衬里将体电介质与栅极结构和CESL分离。

【技术实现步骤摘要】
用于互连的形成的一次性硬掩膜


[0001]本公开涉及半导体领域，尤其涉及用于互连的形成的一次性硬掩膜。

技术实现思路

[0002]本公开的第一方面涉及一种半导体器件结构，包括：接触蚀刻停止层(CESL)，具有被间隔分离的第一侧壁CESL部分和第二侧壁CESL部分；栅极堆叠和栅极间隔件，所述栅极间隔件沿着所述栅极堆叠的侧壁设置，其中，所述栅极堆叠和所述栅极间隔件在所述第一侧壁CESL部分的下部和所述第二侧壁CESL部分的下部之间填充所述间隔；以及电介质特征，设置在所述栅极堆叠和所述栅极间隔件之上，其中，所述电介质特征在所述第一侧壁CESL部分的上部和所述第二侧壁CESL部分的上部之间填充所述间隔，所述电介质特征包括设置在电介质衬里之上的电介质层，所述电介质衬里在所述电介质层与所述栅极间隔件之间、在所述电介质层与所述栅极堆叠之间、以及在所述电介质层与所述CESL之间。
[0003]本公开的第二方面涉及一种半导体器件结构，包括：栅极结构，在半导体层之上，其中，所述栅极结构在所述半导体层中的第一源极/漏极和第二源极/漏极之间；电介质特征，在所述栅极结构的顶表面之上，其中，所述电介质特征的宽度与所述栅极结构的宽度相同，并且所述电介质特征包括在衬里层之上的填充层，其中，所述衬里层包裹所述填充层并且所述衬里层在所述栅极结构与所述填充层之间；以及层间电介质(ILD)层，在所述半导体层之上，其中，所述衬里层在所述填充层与所述ILD层之间，并且所述ILD层的材料与所述填充层的材料相同。
[0004]本公开的第三方面涉及一种用于形成半导体器件的方法，包括：接收器件前体，所述器件前体具有在第一源极/漏极和第二源极/漏极之间的栅极结构、在所述栅极结构之上的蚀刻停止硬掩模、沿着所述栅极结构的侧壁并且沿着所述蚀刻停止硬掩模的侧壁的第一电介质层、以及在第一电介质层之上的第二电介质层；形成到所述第一源极/漏极的源极/漏极接触件，其中，所述第一电介质层在所述栅极结构与所述源极/漏极接触件之间并且在所述蚀刻停止硬掩模与所述源极/漏极接触件之间；用电介质特征代替所述蚀刻停止硬掩模，所述电介质特征包括设置在电介质衬里之上的体电介质，其中，所述第一电介质层在所述电介质特征与所述源极/漏极接触件之间，所述第一电介质层在所述电介质特征与所述第二电介质层之间，所述电介质衬里在所述第一电介质层与所述体电介质之间，并且所述电介质衬里在所述栅极结构与所述体电介质之间；以及形成栅极接触件，所述栅极接触件穿过所述电介质特征延伸到所述栅极结构。

技术介绍

[0005]半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底之上顺序沉积绝缘层或电介质层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。许多集成电路通常在单个半导体晶圆上制造，并且晶圆上的各个管芯通过沿划线在集成电路之间
进行锯切而被单片化。各个管芯通常被单独封装在例如多芯片模块中或其他类型的封装形式中。
[0006]随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而发展到纳米技术工艺节点，来自制造和设计问题的挑战导致了三维设计的开发，例如鳍式场效应晶体管(FinFET)。FinFET是利用从衬底延伸的薄竖直“鳍”(或鳍结构)来制造的。FinFET的沟道形成在竖直鳍中。在鳍之上提供栅极。FinFET的优点可能包括减少短沟道效应和提供更高的电流。
[0007]尽管现有的FinFET器件和制造FinFET器件的方法通常足以满足它们的预期目的，但它们并没有在所有方面都是完全令人满意的。
附图说明
[0008]当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各个方面。应该注意的是，根据行业的标准做法，各种特征并非按比例绘制。事实上，为了讨论的清晰，可以任意增大或减小各种特征的尺寸。
[0009]图1A
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图1I示出了根据本公开的一些实施例的形成FinFET器件结构的各个阶段的立体图。
[0010]图2A
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图2S示出了根据本公开的一些实施例的在与图1A
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图1I相关联的阶段之后的形成FinFET器件结构的各个阶段的截面图。
[0011]图3示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0012]图4A和图4B示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0013]图5示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0014]图6示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0015]图7示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0016]图8示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0017]图9示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0018]图10A
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图10B示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0019]图11示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0020]图12示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0021]图13示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0022]图14A
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图14B示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0023]图15示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0024]图16示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0025]图17示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0026]图18A
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图18B示出了根据本公开的一些实施例的FinFET器件结构的截面图。
[0027]图19示出了根据本公开的一些实施例的FinFET器件结构的截面图。
具体实施方式
[0028]以下公开提供了许多不同的实施例或示例，用于实现所提供主题的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。
例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括第一特征和第二特征直接接触地形成的实施例，并且还可以包括附加特征可以在第一特征和第二特征之间形成、使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
[0029]描述了实施例的一些变体。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。应当理解，可以在该方法之前、之中和之后提供额外的操作，并且对于该方法的其他实施例可以替本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，包括：接触蚀刻停止层(CESL)，具有被间隔分离的第一侧壁CESL部分和第二侧壁CESL部分；栅极堆叠和栅极间隔件，所述栅极间隔件沿着所述栅极堆叠的侧壁设置，其中，所述栅极堆叠和所述栅极间隔件在所述第一侧壁CESL部分的下部和所述第二侧壁CESL部分的下部之间填充所述间隔；以及电介质特征，设置在所述栅极堆叠和所述栅极间隔件之上，其中，所述电介质特征在所述第一侧壁CESL部分的上部和所述第二侧壁CESL部分的上部之间填充所述间隔，所述电介质特征包括设置在电介质衬里之上的电介质层，所述电介质衬里在所述电介质层与所述栅极间隔件之间、在所述电介质层与所述栅极堆叠之间、以及在所述电介质层与所述CESL之间。2.根据权利要求1所述的半导体器件结构，其中，所述电介质衬里在所述第一侧壁CESL部分的顶表面和所述第二侧壁CESL部分的顶表面之上延伸。3.根据权利要求1所述的半导体器件结构，还包括延伸穿过所述电介质层和所述电介质衬里的栅极接触结构，其中，所述栅极接触结构电连接到所述栅极堆叠。4.根据权利要求3所述的半导体器件结构，还包括位于所述栅极接触结构和所述栅极堆叠之间的金属保护层，其中，所述电介质衬里在所述电介质层和所述金属保护层之间。5.根据权利要求1所述的半导体器件结构，其中，所述电介质层是第一电介质层，所述半导体器件结构还包括：第二电介质层，其中，所述CESL在所述电介质特征的所述电介质衬里和所述第二电介质层之间，并且所述CESL在所述电介质衬里和所述栅极间隔件中的至少一个之间。6.根据权利要求5所述的半导体器件结构，其中，所述第一电介质层与所述第二电介质层包括相同的材料。7.根据权利要求5所述的半导体器件结构，其中，所述电介质衬里在所述第二电介质层的顶表面之上延伸。8.根...

【专利技术属性】
技术研发人员：林诗哲，黄柏瑜，吴以雯，李振铭，姚佳贤，王朝勋，杨复凯，王美匀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：