半导体存储器装置制造方法及图纸

本公开涉及半导体存储器装置。半导体存储器装置包括依次设置的隧道绝缘层、数据储存层和阻挡绝缘层。隧道绝缘层包括具有比阻挡绝缘层的介电常数更低的介电常数的金属有机框架(MOF)。(MOF)。(MOF)。

【技术实现步骤摘要】
半导体存储器装置


[0001]本公开的各个实施方式总体上涉及一种半导体存储器装置，并且更具体地，涉及一种非易失性半导体存储器装置。

技术介绍

[0002]即使在电力供应被中断时，非易失性存储器装置也可以保留数据。闪存装置是一种非易失性存储器装置并且它用于各种便携式电子装置。闪存的存储器单元可以包括隧道绝缘层、数据储存层和阻挡绝缘层。

技术实现思路

[0003]根据本公开的实施方式，提供了一种半导体存储器装置，该半导体存储器装置包括：层叠主体，其包括交替层叠的层间绝缘层和字线；沟道层，其穿过层叠主体；阻挡绝缘层，其位于每条字线和沟道层之间；数据储存层，其位于阻挡绝缘层和沟道层之间；以及隧道绝缘层，其位于沟道层和数据储存层之间。隧道绝缘层包括具有比阻挡绝缘层的介电常数更低的介电常数的金属有机框架(Metal Organic Framework，MOF)。
[0004]根据本公开的实施方式，提供了一种半导体存储器装置，该半导体存储器装置包括：栅电极，其在半导体基板上方；阻挡绝缘层，其在半导体基板和栅电极之间；数据储存层，其位于半导体基板和阻挡绝缘层之间；以及隧道绝缘层，其位于半导体基板和数据储存层之间。隧道绝缘层包括具有比阻挡绝缘层的介电常数更低的介电常数的金属有机框架(MOF)。
附图说明
[0005]图1是例示根据本公开的实施方式的半导体存储器装置的示意性电路图。
[0006]图2A、图2B、图2C、图2D、图2E和图2F是例示针对半导体存储器装置的各个实施方式的图。r/>[0007]图3是例示根据本公开的实施方式的隧道绝缘层的图。
[0008]图4是根据本公开的实施方式的存储器单元在未施加电场的状态下的能带图。
[0009]图5是用于描述根据本公开的实施方式的存储器单元的编程操作的能带图。
[0010]图6是用于描述根据本公开的实施方式的存储器单元的擦除操作的能带图。
[0011]图7是例示根据本公开的实施方式的存储器系统的配置的框图。
[0012]图8是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0013]本文公开的具体结构和功能描述仅出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且它们不应当被解释为限于本文阐述的特定实施方式。
[0014]本公开的各个实施方式针对能够减小操作电压并且提高操作速度的半导体存储器装置。
[0015]图1是例示根据本公开的实施方式的半导体存储器装置的示意性电路图。
[0016]参照图1，半导体存储器装置可以是三维(3D)非易失性存储器装置或二维(2D)非易失性存储器装置。根据实施方式，非易失性存储器装置可以是NAND闪存装置。
[0017]NAND闪存装置可以包括联接到位线BL和公共源极线CSL的存储器单元串CS。附图例示了单个存储器单元串CS，但是多个存储器单元串可以并联联接在位线BL和公共源极线CSL之间。
[0018]存储器单元串CS可以包括设置在公共源极线CSL和位线BL之间的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。
[0019]源极选择晶体管SST可以控制多个存储器单元MC和公共源极线CSL之间的电联接。单个源极选择晶体管SST可以设置在公共源极线CSL和多个存储器单元MC之间。尽管在附图中未示出，但是彼此串联联接的两个或更多个源极选择晶体管可以设置在公共源极线CSL和多个存储器单元MC之间。源极选择晶体管SST可以联接到源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的源极栅极信号控制。
[0020]多个存储器单元MC可以设置在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST和漏极选择晶体管DST之间的存储器单元MC可以彼此串联联接。存储器单元MC可以联接到相应字线WL。存储器单元MC的操作可以由施加到字线WL的单元栅极信号控制。
[0021]漏极选择晶体管DST可以控制多个存储器单元MC和位线BL之间的电联接。漏极选择晶体管DST可以联接到漏极选择线DSL。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL的漏极栅极信号控制。
[0022]每个存储器单元MC可以存储单个比特的数据或多个比特的数据。
[0023]图2A、图2B、图2C、图2D、图2E和图2F是例示针对半导体存储器装置的各个实施方式的图。
[0024]图2A、图2B和图2C是例示针对3D NAND闪存装置的各个实施方式的立体图。参照图2A、图2B和图2C，半导体存储器装置可以包括层叠主体100，沟道层127A、127B或127C，隧道绝缘层125A、125B或125C，数据储存层123A、123B或123C以及阻挡绝缘层121A、121B或121C。
[0025]层叠主体100可以包括层间绝缘层101和字线103。层间绝缘层101和字线103中的每一个可以与X
‑
Y平面平行。层间绝缘层101和字线103可以在与X
‑
Y平面垂直的Z轴方向上层叠。层间绝缘层101可以与字线103交替设置。
[0026]字线103可以通过层间绝缘层101彼此绝缘。字线103可以用作参照图1描述的存储器单元MC的栅电极。字线103可以包括掺杂半导体、金属、金属氮化物和金属硅化物中的至少一种。层间绝缘层101可以包括氧化硅层。
[0027]层叠主体100可以被在Z轴方向上延伸的孔111穿透。层间绝缘层101的侧壁可以沿着孔111的侧壁限定。
[0028]根据图2A所示的实施方式，字线103的侧壁可以沿着孔111的侧壁限定。
[0029]根据图2B和图2C所示的实施方式，每条字线103可以具有比层间绝缘层101更远离孔111的中心轴线设置的侧壁。因此，凹陷区域115可以限定在沿着Z轴方向彼此相邻的层间
绝缘层101之间。
[0030]沟道层127A、127B或127C可以包括诸如硅等的半导体。沟道层127A、127B或127C可以在Z轴方向上延伸。沟道层127A、127B或127C可以形成图1所示的存储器单元串CS的沟道区域。沟道层127A、127B或127C可以被层间绝缘层101和字线103围绕。
[0031]阻挡绝缘层121A、121B或121C可以插置在沟道层127A、127B或127C与层叠主体100之间。阻挡绝缘层121A、121B或121C可以包括单层或多层。
[0032]数据储存层123A、123B或123C可以插置在阻挡绝缘层121A、121B或121C与沟道层127A、127B或127C之间。数据储存层123A、123B或123C可以包括电荷捕获层或浮栅层。
[0033]隧道绝缘层125A、125B或125C可以插置在数据储存层123A、123B或123C与沟道层127A、127B或127C之间。隧道本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：层叠主体，所述层叠主体包括交替层叠的层间绝缘层和字线；沟道层，所述沟道层穿过所述层叠主体；阻挡绝缘层，所述阻挡绝缘层在每条所述字线和所述沟道层之间；数据储存层，所述数据储存层在所述阻挡绝缘层和所述沟道层之间；以及隧道绝缘层，所述隧道绝缘层在所述沟道层和所述数据储存层之间；其中，所述隧道绝缘层包括具有比所述阻挡绝缘层的介电常数更低的介电常数的金属有机框架MOF。2.根据权利要求1所述的半导体存储器装置，其中，所述MOF的介电常数等于或小于所述阻挡绝缘层的介电常数的一半。3.根据权利要求1所述的半导体存储器装置，其中，所述MOF具有范围从1到2的介电常数。4.根据权利要求1所述的半导体存储器装置，其中，所述阻挡绝缘层包括二氧化硅SiO2和具有比所述二氧化硅的介电常数高的介电常数的介电材料中的至少一者。5.根据权利要求1所述的半导体存储器装置，其中，所述阻挡绝缘层、所述数据储存层和所述隧道绝缘层中的每一个延伸到每个所述层间绝缘层和所述沟道层之间的空间中。6.根据权利要求1所述的半导体存储器装置，其中，所述沟道层具有突出部，所述突出部朝向所述字线延伸到所述层间绝缘层之间的凹陷区域中。7.根据权利要...

【专利技术属性】
技术研发人员：韩在贤，具元泰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：