ＬＤＰＣ译码的循环式分级最小值计算方法及其实现装置制造方法及图纸

ＬＤＰＣ译码的循环式分级最小值计算方法及其实现装置，属于数字信息传输技术领域。所述方法用由比较器和选择器组成的基本最小值计算模块，按照循环式分级的结构，实现基于最小和算法及其改进算法的低密度校验码译码器中水平运算单元的最小值计算，能够简化低密度校验码译码器的设计过程，降低译码器中水平运算单元的逻辑资源消耗量。基于本发明专利技术所述的最小值计算方法及其实现装置，能够直接设计出流水线的水平运算单元，可分解水平运算单元的延时路径，提高译码器的工作时钟频率，提高译码吞吐率性能。

【技术实现步骤摘要】

本专利技术属于数字信息传输
，具体涉及到用于通信和广播系统中的LDPC译码的循 环式分级最小值计算方法及其实现装置。
技术介绍
所述LDPC，即Low-density parity-check,低密度校验，縮写为LDPC，这种译码最早由 Gallager于1962年提出 (Robert G. Gallager, "Low-density parity-check codes," 7>Y wa!cft'o" 朋/"/o，Wo" 7T7ew乂 IT-18, pp. 21-28， Jan. 1962)，因为相对于当时电子器件处理能力，其编 解码的计算非常复杂，直到上世纪90年代才引起人们的关注，并因为其突出的编码性能，越 来越广泛地应用到通信和广播的系统和标准中。LDPC码作为一种线性分组码，由其校验矩 阵F进行描述，其所有码字正交于校验矩阵丑的行空间。LDPC码的校验矩阵密度低，即包 含大量的0元素，而1的数量非常小。准循环低密度校验(QC-LDPC)码是一种分块结构(array-structured) LDPC码，其校验 矩阵是由一系列大小相同的方阵构成的分块矩阵，可表示为<formula>formula see original document page 3</formula>其中，v4是64的方阵，它是零方阵或者循环移位方阵。循环移位方阵是由单位矩阵的每一 行进行循环移位得到的，偏移量3表示行循环移位的位数。例如， 一个3^2的6X6循环移 位方阵为LDPC码的软判决译码算法有和积算法(sum-product algorithm)、最小和算法(min-sum algorithm)、归一化最小和算法(normalized min-sum algorithm)和偏移最小和算法(offset min-sum algortihm)等，这些算法以置信度传播的循环译码方法为基础发展而来。LDPC码在 采用和积算法译码时能够逼近香农编码极限，但和积译码算法的计算复杂度较高。归一化最 小和以及偏移最小和是最小和算法的改进算法。归一化最小和算法能够显著降低译码运算的 计算复杂度，并且在采用理想的归一化因子时，可以达到甚至胜过和积算法的性能。在加性 高斯白噪声(additive white Gaussian noise, AWGN)信道及二进制相位键控(binary phse-shift keying, BPSK)调制的条件下，归一化最小和算法的步骤描述可参见如下资料(Jinghu Chen and Marc P. C. Fossorier, "Near optimum universal belief propagation based decoding of low-densityparity check codes," Zhmrac"cw Comfnwm'ca"'cm, Vol. 50, No. 3, pp. 406-414, Mar. 2002.)。其中，P 是输入译码器的比特对数似然值(logarithm likelihood ratio, LLR);校 验矩阵中的每一个非零元素，都有一个校验结点信息4^和一个变量结点信息Z^; Zf)是计 算得到的新对数似然值；《是归一化因子；N O) = {" I Z 柳=1} ; M《")=I Zz柳=1}。所述归一化最小和算法，其歩骤可包含以下5部分内容1 初始化对所有2^进行初始化_Z(0) = P附" "。2 水平运算从m=0到M-l ，对每一个"eN (m)计算w" 丄丄 ^to 、 m"' , mmz从『0到AM，计算zw=Jp+ y丄(并对每一个m eM (w)计算变量结点信息zw =z(ic) — zw臓 — w ,'判决从『0到AM，根据z，的符号进行硬判决得到《"，并构造判决码字^"二5 循环结束条件若达到最大循环数或^"好7==0，循环结束，输出码字^";否则返回2，继续循环。对于准循环低密度校验(QC-LDPC)码，半并行译码器能够较好地平衡译码吞吐率和硬 件复杂度，它利用QC-LDPC的准循环特征，重复利用水平运算单元HPU和垂直运算单元 VPU，从而降低硬件资源消耗(Marjan Karkooti, "Semi-parallel architecture for real-time LDPC coding," Master Science thesis, Rice University, Houston, Texas, May 2004.)。在已有技术中，一般的半并行译码器的基本结构如图1所示。它包括(1) PRAM:存储P"的存储器；(2) HPU:水平运算单元，实现水平运算；(3) VPU:垂直运算单元，实现垂直运算；(4) LRAM:存储校验结点信息，即HPU的运算结果；(5) ZRAM:存储变量结点信息，即VPU的运算结果；(6) 控制单元对译码器进行控制和同步，产生各存储器的读写地址，检验是否满足循环结束条件。己有的译码器工作流程如下(1) 输入过程将输入的信道信息写入到PRAM,并启动译码。(2) 初始化LRAM清零，即输出0，进行一次垂直运算，从而用信道信息初始化ZRAM。(3) 水平运算HPU从ZRAM读取校验结点信息来计算变量结点信息并将计算结果写入 LRAM。同时，HPU判断上一次循环的硬判决比特是否构成合法码字。(4) 垂直运算VPU从LRAM读取变量结点信息来计算校验结点信息并将计算结果写入 ZRAM。同时，VPU根据比特对数似然比进行硬判决。(5) 输出过程根据HPU的检验结果以及当前循环计数，判决是否满足循环结束条件 如果满足循环结束条件，输出硬判决码字，停止译码；否则，返回(3)继续循环。 已有的LDPC译码器采用传统结构的HPU，它由复杂的组合逻辑电路实现，特别是在行重较大时，HPU处理的变量结点信息数目很大，HPU会构成很长的关键路径，严重限制了译 码器的工作时钟频率，从而制约了系统的吞吐率。对于包含A a为正整数)个输入的HPU，将其A个输入简化表示为K,"0,…,义-l}。{OeN(m)}， (1) 归一化最小和译码算法中每个HPU完成从/ = 0到(义-l)进行A次如下所示的水平运算<formula>formula see original document page 6</formula>将水平运算划分为三个步骤:1) 绝对值计算2) 最小值计算<formula>formula see original document page 6</formula>3)符号恢复及归一化-<formula>formula see original document page 6</formula>(2)其中，如(2)式所示的最小值计算相对较复杂。义输入的HPU，需要计算义个集合的最 、值，这些集合都包含(义-l)个元素，它们所包含的元素不完全相同。
技术实现思路
本专利技术需要解决的技术问题是，针对已有的LDPC译码器传统使用的HPU结构中，其最小 值计算复杂，使得呈现HPU结构复杂、关键路径本文档来自技高网...

【技术保护点】
一种ＬＤＰＣ译码的循环式分级最小值计算方法，其特征在于，本方法采用正整数Ｓ输入的最小值计算模块分级地完成正整数λ输入的ＨＰＵ中的最小值计算，取值范围１＜Ｓ＜λ，本方法按以下步骤操作：Ａ，用λ个Ｓ输入最小值计算模块，计算Ｓ个相邻元素的最小值，所得计算结果为从每一个元素开始的连续Ｓ个元素的最小值；Ｂ，用λ个Ｓ输入最小值计算模块，计算Ｓ个所覆盖元素互不相同的当前输入值的最小值，所得计算结果为从每一个元素开始的连续Ｓ↑［ｔ］个元素的最小值；Ｃ，判断λ－１＞Ｓ↑［ｔ＋１］？如果不等式成立返回步骤Ｂ，否则进入步骤Ｄ；Ｄ，用λ个Ｓ输入最小值计算模块，计算相邻的（λ－Ｓ↑［ｔ＋１］）个当前输入值的最小值，所得计算结果为从每一个元素开始的连续（λ－１）个元素的最小值。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭克武，江南，杨知行，符剑，张彧，阳辉，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]