一种高速DDR存储器单粒子错误评估系统及方法，为待测DDR存储器电路配置读写模式并提供测试码型，进行读操作并判断读取数据是否为测试码型，根据判断结果进行重离子试验或重新进行读取，与待测DDR存储器电路测试码型进行对比，判断是否发生单粒子错误，将发生错误的计数与单粒子功能中断设定的阈值进行对比，判断是否超出阈值，根据判断结果再次进行阈值判定，确定发生的错误类型，并计算单粒子错误截面，完成错误评估测试。完成错误评估测试。完成错误评估测试。
【技术实现步骤摘要】
一种高速DDR存储器单粒子错误评估系统及方法
[0001]本专利技术涉及一种高速DDR存储器单粒子错误评估系统及方法，属于单粒子效应测试领域。
技术介绍
[0002]随着空天技术的飞速发展，对抗辐射集成电路的需求越来越高。DDR存储器是集成电路中重要的存储器件，可用于存储及缓存大量的信息和数据，在航天器系统及卫星系统中越来越显得尤为重要。
[0003]存储器中的单元尺寸往往很小，是电路中发生单粒子效应概率最高的部分。如果存储信息受到干扰而导致信息错误，那么直到该存储单元被改写前，电路所读取的该信息都是错误的。存储单元在整个存储器电路中所占的比例较高，因此，存储单元的抗辐射能力对于存储器件来说至关重要，由此，抗辐射评估方法和系统成为存储器件单粒子效应评估的关键。
技术实现思路
[0004]本专利技术解决的技术问题是：针对目前现有技术中，现有存储器抗辐射能力弱，容易出现因少量单粒子翻转错误导致SEFI的误判定的问题，提出了一种高速DDR存储器单粒子错误评估系统及方法。
[0005]本专利技术解决上述技术问题是通过如下技术方案予以实现的：
[0006]一种高速DDR存储器单粒子错误评估系统，包括上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块，其中：
[0007]上位机：对上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块组成的评估系统进行测试前配置，并进行控制指令收发；设定单粒子功能中断阈值，进行单粒子错误数据计数与阈值对比；
[0008]FPGA系统板：提供差分时钟，接收上位机发送的控制指令，为待测DDR存储器电路提供工作时钟及对应的测试码型；将待测DDR存储器电路的读出数据与测试码型进行比较，对出现单粒子错误的数据及对应地址进行统计，并将单粒子错误数据发送至上位机；
[0009]DDR电路试验板：作为DDR存储器单粒子效应测试的子电路板，搭载待测DDR存储器电路；
[0010]通信电路：实现FPGA系统板与上位机间的串口通信；
[0011]直流电源模块：为评估系统提供稳定直流电源，并实时监测各路直流电源的电流变化。
[0012]所述测试前配置包括上电、软复位、测试码型选择，所述FPGA系统板为基于Xilinx K7的开发板，提供200MHz差分时钟，所述DDR电路试验板通过FMC高速接口与FPGA系统板连接。
[0013]所述FPGA系统板为待测DDR存储器电路提供SOC嵌入式架构，所述SOC嵌入式架构
通过AXI4总线控制器，连通MicroBlaze软核处理器模块、各IP核模块，进行数据传输。
[0014]所述SOC嵌入式架构用于对待测DDR存储器电路进行测试，包括MicroBlaze软核处理器模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，其中：
[0015]MicroBlaze软核处理器模块为CPU模块，接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块；AXI4总线控制器模块连接CPU模块、DDR Mig7 IP核控制器模块、UART IP核模块；Mig7 IP核控制器模块对待测DDR存储器电路进行驱动及测试，接收到读写命令及测试码型后，对待测DDR存储器电路进行相应的读写操作；UART IP核模块保障上位机、SOC嵌入式架构的数据通信；嵌入式C语言模块用于接收CPU模块发送的读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。
[0016]一种高速DDR存储器单粒子错误评估方法，包括：
[0017](1)FPGA系统板为待测DDR存储器电路配置读写模式并提供测试码型，将DDR的全部地址空间写入测试码型；
[0018](2)FPGA系统板对待测DDR存储器电路进行读操作，遍历全部地址，判断读取的数据是否与写入的测试码型相同，若相同则转至步骤(3)，否则，从步骤(1)重新开始，直至从待测DDR存储器电路读出的数据与写入的测试码型完全一致；
[0019](3)FPGA系统板对待测DDR存储器电路进行重离子试验，对任意Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址并发送至上位机；
[0020](4)根据步骤(3)的错误数据统计结果，上位机将错误数据进行计数，将错误数据计数与单粒子功能中断设定的阈值进行对比，判断错误计数是否超出SEFI的设定阈值；
[0021](5)若错误计数未超出SEFI设定阈值，判定待测DDR存储器电路未发生SEFI，单粒子错误为单粒子翻转；若错误计数超出SEFI设定阈值，需要重新加载待测DDR存储器电路的寄存器，再次对Bank n进行读操作，并将读出的数据与步骤(1)中写入待测DDR存储器电路的测试码型进行对比，若两者不一致，则认为发生了单粒子错误，统计错误数据及对应的地址；
[0022](6)根据步骤(5)的试验结果，上位机再次判断错误数据是否超出SEFI的设定阈值，如果否，则判定待测DDR存储器电路发生了SEFI软错误，如果是，则判定待测DDR存储器电路发生了SEFI硬错误；
[0023](7)根据试验结果，计算待测DDR存储器电路的在重离子辐照下的单粒子错误截面σ，完成单粒子错误评估。
[0024]所述步骤(7)中，单粒子错误截面σ的计算方法如下：
[0025][0026]式中，n
error
为单粒子错误次数，N为辐照离子总注量。
[0027]所述读写模式包括静态模式、动态模式。
[0028]所述测试码型根据测试需求选择不同的测试码型，包括静态测试码型、动态测试码型。
[0029]当发生SEFI软错误时，重新加载DDR电路试验板以消除单粒子错误数据，当发生SEFI硬错误时，断电重启DDR电路试验板。
[0030]所述步骤(5)中，单粒子翻转类型包括多单元翻转、多比特翻转、单比特翻转。
[0031]本专利技术与现有技术相比的优点在于：
[0032](1)本专利技术提供的一种高速DDR存储器单粒子错误评估系统及方法，可有效地检测并统计DDR电路的单粒子功能中断SEFI软错误、SEFI硬错误，以及非SEFI时电路的单粒子翻转(SEU)错误数据，可以有效地实现对高速DDR电路的单粒子错误测试，由于该测试系统具有灵活的可操作性，能够大大提高测试系统的可测试性，对减少重离子试验耗费机时与费用方面具有一定的优越性；
[0033](2)本专利技术基于当前高速大容量DDR电路的单粒子效应测试方法，提出优化和改进，提高了高速大容量DDR存储器电路单粒子效应测试的准确性，利用FPGA SOC嵌入式系统对待测DDR电路单粒子效应测试系统进行设计，该设计使用Xilinx FPGA中的IP集成库，可最大化降低FPGA的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种高速DDR存储器单粒子错误评估系统，其特征在于：包括上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块，其中：上位机：对上位机、FPGA系统板、DDR电路试验板、通信电路、直流电源模块组成的评估系统进行测试前配置，并进行控制指令收发；设定单粒子功能中断阈值，进行单粒子错误数据计数与阈值对比，并完成单粒子错误评估；FPGA系统板：提供差分时钟，接收上位机发送的控制指令，为待测DDR存储器电路提供工作时钟及对应的测试码型；将待测DDR存储器电路的读出数据与测试码型进行比较，对出现单粒子错误的数据及对应地址进行统计，并将单粒子错误数据发送至上位机；DDR电路试验板：作为DDR存储器单粒子效应测试的子电路板，搭载待测DDR存储器电路；通信电路：实现FPGA系统板与上位机间的串口通信；直流电源模块：为评估系统提供稳定直流电源，并实时监测各路直流电源的电流变化。2.根据权利要求1所述的一种高速DDR存储器单粒子错误评估系统，其特征在于：所述测试前配置包括上电、软复位、测试码型选择，所述FPGA系统板为基于Xilinx K7的开发板，提供200MHz差分时钟，所述DDR电路试验板通过FMC高速接口与FPGA系统板连接。3.根据权利要求2所述的一种高速DDR存储器单粒子错误评估系统，其特征在于：所述FPGA系统板为待测DDR存储器电路提供SOC嵌入式架构，所述SOC嵌入式架构通过AXI4总线控制器，连通MicroBlaze软核处理器模块、各IP核模块，进行数据传输。4.根据权利要求3所述的一种高速DDR存储器单粒子错误评估系统，其特征在于：所述SOC嵌入式架构用于对待测DDR存储器电路进行测试，包括MicroBlaze软核处理器模块、AXI4总线控制器模块、UART IP核模块、DDR Mig7 IP核控制器模块、嵌入式C语言模块，其中：MicroBlaze软核处理器模块为CPU模块，接收到控制指令、读写命令和测试码型后，将读写命令和测试码型通过AXI4总线控制器发送到Mig7 IP核控制器模块；AXI4总线控制器模块连接CPU模块、DDR Mig7 IP核控制器模块、UARTIP核模块；Mig7 IP核控制器模块对待测DDR存储器电路进行驱动及测试，接收到读写命令及测试码型后，对待测DDR存储器电路进行相应的读写操作；UART IP核模块保障上位机、SOC嵌入式架构的数据通信；嵌入式C语言模块用于接收CPU模块发送的读写命令和测试码型输入、数据接收，将单粒子错误数据传送至上位机进行显示和保存。5.一种根据权利要求4所述的高速DDR存储器单粒子错误评估方法，其特征在于包...
【专利技术属性】
技术研发人员：武永俊，李哲，毕潇，缑纯良，王亮，郑宏超，董涛，张健鹏，徐雷霈，张栩椉，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：
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