半导体结构的形成方法技术

根据本公开的方法包括接收一工作部件，其包括第一源极/漏极特征部件、位于第一源极/漏极特征部件上的第一介电层，以及设置于第一介电层及第一源极/漏极特征部件上的源极/漏极接点。上述方法更包括沉积一第二介电层于源极/漏极接点及第一介电层上、形成一源极/漏极接点介层开口穿过第二介电层而露出源极/漏极接点、沉积一牺牲插塞于源极/漏极接点介层开口内、沉积一第三介电层于第二介电层及牺牲插塞上、形成一沟槽于第三介电层内而露出牺牲插塞、移除牺牲插塞而露出源极/漏极接点介层开口、以及在移除牺牲插塞后，形成一整合导电特征部件于沟槽及露出的源极/漏极接点介层开口内。内。内。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术实施例是关于一种半导体技术，且特别为关于一种半导体结构及其形成方法。

技术介绍

[0002]集成电路(IC)产业经历了指数级的增长。集成电路材料及设计的技术进步产生了一世代又一世代的集成电路，其中每一世代都具有比前一世代更小更复杂的电路。在集成电路的发展中，功能密度(亦即，每一芯片面积上的内连接装置数量)普遍增加，而几何尺寸(亦即，使用制造制程可以形成的最小部件(或线路))却为下降。此微缩制程通常通过提高生产效率及降低相关成本而来带来益处。
[0003]举例来说，随着集成电路(IC)技术向更小的技术世代发展，后段(back
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end
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of
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line，BEOL)内连接特征部件，诸如源极/漏极接点介层连接窗(contact via)及金属线，也变得更小。较小的内连接特征部件会导致电阻增加及电阻
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电容延迟(RC延迟)增加。降低电阻
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电容延迟(RC延迟)已经变得越来越重要，也越来越具有挑战性。因此，虽然现有的内连接特征部件对于其预期目的来说通常是令人满意的，然而其在所有方面并非令人满意。

技术实现思路

[0004]在一些实施例中，一种半导体结构的形成方法包括：接收一工作部件，其包括一第一源极/漏极特征部件、位于第一源极/漏极特征部件上的一第一介电层以及位于第一介电层内及第一源极/漏极特征部件上的一源极/漏极接点；沉积一第二介电层于源极/漏极接点及第一介电层上；形成一源极/漏极接点介层开口穿过第二介电层而露出源极/漏极接点；沉积一牺牲插塞于源极/漏极接点介层开口内；沉积一第三介电层于第二介电层及牺牲插塞上；形成一沟槽于第三介电层内而露出牺牲插塞；移除牺牲插塞以露出源极/漏极接点介层开口；以及在移除牺牲插塞后，形成一整合导电特征部件于沟槽及露出的源极/漏极接点介层开口内。
[0005]在一些实施例中，一种半导体结构的形成方法包括：接收一工作部件，其包括一源极/漏极特征部件、位于第一源极/漏极特征部件上的一第一介电层以及位于第一介电层及源极/漏极特征部件上的一源极/漏极接点；沉积第一蚀刻停止层(ESL)及第二介电层于源极/漏极接点及第一介电层上；形成一源极/漏极接点介层开口穿过第一蚀刻停止层(ESL)及第二介电层而露出源极/漏极接点；沉积一牺牲插塞于源极/漏极接点介层开口内；沉积一第二蚀刻停止层(ESL)及一第三介电层于第二介电层及牺牲插塞上，形成一沟槽于第二蚀刻停止层(ESL)及第三介电层内而暴露牺牲插塞；选择性移除牺牲插塞以露出源极/漏极接点介层开口；以及在移除牺牲插塞后，形成一源极/漏极接点于源极/漏极接点介层开口内且形成一金属线于沟槽内。
[0006]在一些实施例中，一种半导体结构包括：一第一主动区、设置于第一主动区上的一第一源极/漏极特征部件、设置于第一源极/漏极特征部件上并与之接触的一源极/漏极接
点、设置于源极/漏极接点上并与之接触的一源极/漏极接点介层连接窗、平行于第一主动区延伸的一第二主动区、设置于第二主动区上的一第二源极/漏极特征部件以及设置于第一源极/漏极特征部件及第二源极/漏极特征部件上的一金属线。金属线的组成相同于源极/漏极接点介层连接窗的组成。
附图说明
[0007]图1绘示出根据本公开的各个型态的具有源极/漏极接点介层连接窗及金属线的整合接点特征部件的形成方法流程图。
[0008]图2
‑
图13绘示出根据本公开的各个型态的于图1的方法中各个制造阶段的工作部件的非完整性剖面示意图或平面示意图。
[0009]其中，附图标记说明如下：
[0010]10：通道区域
[0011]20：源极/漏极区域
[0012]100：方法
[0013]102，104，106，108，110，112，114，116，118：步骤区块
[0014]200：工作部件/半导体装置/半导体结构
[0015]204
‑
1：第一鳍部
[0016]204
‑
2：第二鳍部
[0017]204
‑
3：第三鳍部
[0018]205
‑
1：第一源极/漏极特征部件
[0019]205
‑
2：第二源极/漏极特征部件
[0020]205
‑
3：第三源极/漏极特征部件
[0021]206：栅极结构
[0022]208：栅极间隙壁
[0023]210：接触蚀刻停止层(CESL)
[0024]211：底部层间介电(ILD)层
[0025]212：第一蚀刻停止层(ESL)/栅极顶部蚀刻停止层
[0026]213：第一层间介电(ILD)层
[0027]216：硅化物特征部件
[0028]218，236：阻障层
[0029]220，238：金属填充层
[0030]221：源极/漏极接点
[0031]222：第二蚀刻停止层(ESL)
[0032]224：第二层间介电(ILD)层
[0033]226：引导开口
[0034]228：牺牲介层插塞
[0035]230：第三蚀刻停止层(ESL)
[0036]232：第三层间介电(ILD)层
[0037]234：金属线沟槽
[0038]240：整合接点特征部件
[0039]242：源极/漏极接点介层连接窗
[0040]244：金属线
[0041]2260：源极/漏极接点介层开口
[0042]2340：双镶嵌开口
[0043]2380：孔洞
具体实施方式
[0044]以下的公开内容提供许多不同的实施例或范例，以实施本专利技术的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本专利技术。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
[0045]再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处是用以容易表达出本说明书中所绘示的图式中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖图式所绘示的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，包括：接收一工作部件，其包括：一第一源极/漏极特征部件；一第一介电层，位于该第一源极/漏极特征部件上；以及一源极/漏极接点，位于该第一介电层内及该第一源极/漏极特征部件上；沉积一第二介电层于该源极/漏极接点及该第一介电层上；形成一源极/漏极接点介层开口穿过该第二介电层，以露...

【专利技术属性】
技术研发人员：曾雅晴，陈昶文，曾柏翔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：