时钟振荡器控制电路制造技术

本申请提供一种时钟振荡器控制电路(200)。时钟振荡器控制电路(200)包括信号处理器(210)，其被配置为接收复合时钟请求信号(202)并输出改变的复合时钟请求信号(204)。时钟振荡器控制电路(200)还包括逻辑电路系统(241、242、243和244)，其被配置为接收来自信号处理器(210)的改变的复合时钟请求信号(204)和来自时钟振荡器(230)的时钟振荡器有效信号(212)，并且基于改变的复合时钟请求信号(204)和时钟振荡器有效信号(212)输出置位信号(206)和复位信号(208)。时钟振荡器控制电路(200)还包括置位

【技术实现步骤摘要】
时钟振荡器控制电路

技术介绍

[0001]大型复杂的电路系统通常包括大量的电路模块，每个模块都需要时钟输入信号。由于这些时钟信号通常会驱动大量负载，因此它们会消耗大量功率。为了降低这些系统内的功耗，设计人员经常在电路模块不需要时钟信号时禁用时钟信号。
[0002]通常使用单个时钟振荡器来向多个电路模块提供时钟信号，并且每个电路模块都配备有时钟请求信号，当其需要接收时钟输入时其可以断言该时钟请求信号。这允许时钟振荡器在其供应的所有电路模块都不需要时钟输入时处于非活动状态。
[0003]在典型的系统中，多个电路模块可以产生多个异步时钟请求信号。然后将这些多个异步时钟请求信号组合在逻辑或电路中，并使用得到的复合时钟请求信号来启用时钟振荡器。
[0004]由于这些多个时钟请求信号是独立且异步的，因此这些信号可以在任何时间被断言(asserted)和去断言(de
‑
asserted)，而无需任何其他时钟请求信号的了解或关注。当这些信号在逻辑或电路中被组合时，得到的复合时钟请求信号可能包括短毛刺，当将其作为使能信号提供给时钟振荡器时，可能导致时钟振荡器以不可预测的方式进行表现。

技术实现思路

[0005]在一个实施方式中，提供一种时钟振荡器控制电路。该时钟振荡器控制电路包括信号处理器，其被配置为接收复合时钟请求信号并输出改变的复合时钟请求信号。
[0006]时钟振荡器控制电路还包括逻辑电路系统，其被配置为接收来自信号处理器的改变的复合时钟请求信号和来自时钟振荡器的时钟振荡器有效信号，并且基于改变的复合时钟请求信号和时钟振荡器有效信号输出置位信号和复位信号。时钟振荡器控制电路进一步包括置位
‑
复位锁存器，其被配置为接收来自逻辑电路系统的置位信号和复位信号并将使能信号输出到时钟振荡器。
[0007]在另一个实施方式中，提供一种用于控制时钟振荡器的方法。该方法包括在信号处理器处接收复合时钟请求信号，以及将改变的复合时钟请求信号从信号处理器输出到逻辑电路系统。
[0008]该方法还包括在逻辑电路系统处接收来自时钟振荡器的时钟振荡器有效信号，基于改变的复合时钟请求信号和时钟振荡器有效信号将来自逻辑电路系统的置位信号和复位信号输出到置位
‑
复位锁存器，并从由置位信号和复位信号控制的置位
‑
复位锁存器输出时钟使能信号。
附图说明
[0009]参考以下附图可以更好地理解本公开的许多方面。尽管结合这些附图描述了若干实施方式，但本公开并不限于本文所公开的实施方式。相反，其意图是涵盖所有替代方案、修改和等效方案。
[0010]图1A图示用于控制时钟振荡器的传统系统。
[0011]图1B是说明用于控制时钟振荡器的传统系统的操作的时序图。
[0012]图2A图示用于控制时钟振荡器的系统的示例实施例。
[0013]图2B是说明用于控制时钟振荡器的系统的示例实施例的操作的时序图。
[0014]图3图示用于控制时钟振荡器的系统的示例实施例。
[0015]图4是说明用于控制时钟振荡器的系统的示例实施例的操作的时序图。
[0016]图5是说明用于控制时钟振荡器的方法的示例实施例的流程图。
具体实施方式
[0017]图1A图示用于控制时钟振荡器的传统系统100。在该示例中，多个异步时钟请求信号(CLK_REQ0 110到CLK_REQN
‑
1 115)在N输入或门(逻辑OR功能)120中被组合以产生复合时钟请求信号(ENABLE)122，然后将其提供给时钟振荡器130的(ENABLE)输入。
[0018]时钟振荡器130然后在其输出处产生时钟信号(CLK)132。如上所讨论的，这些时钟请求信号(CLK_REQ0 110到CLK_REQN
‑
1 115)中的每一个都是独立且异步的，这意味着任何信号都可以在任何时间被断言或去断言。图1B以时序图说明这种情况。
[0019]图1B是说明用于控制时钟振荡器的传统系统100的操作的时序图。在该示例现有技术实施例中，随着异步时钟请求信号(CLK_REQ0)110和(CLK_REQ1)111被断言和去断言，对其进行说明。
[0020]还说明来自N输入或门120的得到的(ENABLE)122信号。在该示例中，在时间T
1 141处，(CLK_REQ0)110被断言(高或1)，并且作为结果(ENABLE)122也被断言。在时间T
2 142处，(CLK_REQ0)110被去断言(低或0)，并且作为结果(ENABLE)122也被去断言。
[0021]在时间T
3 143处，在(CLK_REQ0)110被去断言之后不久，(CLK_REQ1)111被断言，并且作为结果(ENABLE)122也被断言。如果T2和T3之间的时间太短并且不允许时钟振荡器130有足够的时间在激活之间稳定，则(ENABLE)122信号上的这个1
‑0‑
1毛刺可能导致时钟振荡器130不可预测地进行表现。
[0022]在该示例实施例中，信号上的瞬态1
‑0‑
1或0
‑1‑
0转换被称为毛刺。许多不同的电路可能导致信号在切换期间瞬间转换到相反的状态，并且因为这些毛刺代表不正确的数据，所以在许多应用中这些毛刺是不希望的。因此，使用诸如信号处理器或信号平滑器的电路来消除来自信号的这些瞬态毛刺，以便防止不正确的数据被下游电路系统锁存或处理。
[0023]类似地，如果(ENABLE)122信号没有被断言足够长的时间以使时钟振荡器130的输出稳定，则(ENABLE)122信号上的0
‑1‑
0毛刺可能导致时钟振荡器130不可预测地进行表现。
[0024]图2A图示用于控制时钟振荡器230的系统200的示例实施例。在该示例实施例中，时钟振荡器控制电路200包括信号处理器210、逻辑电路系统240和置位
‑
复位锁存器220。
[0025]在该示例中，信号处理器210接收诸如由图1A的N输入或门120产生的信号的复合时钟请求信号(CLK_REQ)202。该复合时钟请求信号(CLK_REQ)202可以包括如上面关于图1A和图1B所描述的短毛刺。
[0026]在该示例实施例中，信号处理器210被配置为去除短于毛刺阈值时间的任何瞬态1
‑0‑
1或0
‑1‑
0毛刺。该毛刺阈值时间至少部分地基于置位
‑
复位锁存器220的最小输入脉冲宽度要求来预确定。毛刺阈值时间可以被存储在信号处理器210内或者可以从外部存储位置提供给信号处理器210。
[0027]在示例实施例中，信号处理器210包括诸如标准单元电路、ASIC电路等的电子电路，其被配置为接收输入信号并基于输入信号传输改变的输出信号。
[0028]信号处理器210产生改变的复合时钟请求信号204并将该信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟振荡器控制电路，其包括：信号处理器，其被配置为接收复合时钟请求信号并输出改变的复合时钟请求信号；逻辑电路系统，其被配置为接收来自所述信号处理器的所述改变的复合时钟请求信号和来自时钟振荡器的时钟振荡器有效信号，并且基于所述改变的复合时钟请求信号和所述时钟振荡器有效信号输出置位信号和复位信号；和置位
‑
复位锁存器，其被配置为接收来自所述逻辑电路系统的所述置位信号和所述复位信号并输出使能信号到所述时钟振荡器。2.根据权利要求1所述的时钟振荡器控制电路，其中所述信号处理器被配置为从所述复合时钟请求信号中去除短于毛刺阈值时间的毛刺。3.根据权利要求2所述的时钟振荡器控制电路，其中所述毛刺阈值时间至少部分地基于所述置位
‑
复位锁存器的最小输入脉冲宽度要求。4.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统进一步被配置为当所述改变的复合时钟请求信号被断言并且所述时钟振荡器有效信号被去断言时断言所述置位信号，并且当所述改变的复合时钟请求信号被去断言并且所述时钟振荡器有效信号被断言时断言所述复位信号。5.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统进一步被配置为接收系统复位信号，并且当所述系统复位信号被断言时，去断言所述置位信号并断言所述复位信号。6.根据权利要求1所述的时钟振荡器控制电路，其中所述时钟振荡器被配置为当所述时钟振荡器的时钟输出有效时断言所述时钟振荡器有效信号。7.根据权利要求1所述的时钟振荡器控制电路，其中所述置位
‑
复位锁存器包括两个交叉耦合的或非门。8.根据权利要求1所述的时钟振荡器控制电路，其中所述逻辑电路系统包括第一反相器和第二反相器以及第一与门和第二与门。9.根据权利要求8所述的时钟振荡器控制电路，其中：所述时钟振荡器有效信号被耦合到所述第一反相器的输入和所述第二与门的第二输入；所述改变的复合时钟请求信号被耦合到所述第二反相器的输入和所述第一与门的第一输入；所述第一反相器的输出被耦合到所述第一与门的第二输入；所述第二反相器的输出被耦合到所述第二与门的第一输入；所述第一与门的输出提供所述置位信号；和所述第二与门的输出提供所述复位信号。10.根据权利要求1所述的时钟振荡器控制电路，其中所述复合时钟请求...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：