扫描链电路及其对应实现方法技术

技术编号:34764816 阅读:40 留言:0更新日期:2022-08-31 19:12
本公开的实施例涉及扫描链电路及其对应实现方法。本发明专利技术涉及一种扫描链电路,包括级联触发器,其具有功能输入节点和测试输入节点,所述测试输入节点被配置为在时钟边沿时间选择性地耦合到逻辑电路。提供时钟线,该时钟线被配置为将一个或多个时钟信号分配给链中的触发器,其中链中的触发器具有在相应的时钟边沿时间施加到其的激活时钟边沿。触发器链包括触发器集合,配置为接收边沿反相信号并且响应于边沿反相信号被断言而选择性地反相其激活时钟边沿。活时钟边沿。活时钟边沿。

【技术实现步骤摘要】
扫描链电路及其对应实现方法


[0001]本说明涉及用于半导体器件的筛查技术。
[0002]一个或多个实施例可以有利地(但不限于)施加到旨在用于汽车行业的半导体器件;在这一领域中,汽车系统制造商希望部件供应商以0ppm装运部件,即每百万台设备中零故障的设备。

技术介绍

[0003]老化和高压动态电压应力(简称HVST)通常用于筛查半导体器件的“婴儿”死亡率。
[0004]一种常用的方法是基于扫描架构,该架构有助于对设备的各种内部节点施加应力。
[0005]扫描链可能面临与高压操作相关的问题,因为此类架构可能对“保持”定时违规敏感。
[0006]这些违规可能不容易标识或纠正。这会导致潜在的高面积惩罚:这些违规行为实际上可能对应于由规范规定的功能范围之外的应力条件。如果出现这种情况,则无法表征相应的库,这会影响精确分析。

技术实现思路

[0007]根据一个或多个实施例,提供了一种电路。
[0008]扫描链架构可以是这种电路的示例。
[0009]一个或多个实施例可以涉及对应的方法。
[0010]其中连续触发器(FF)的采样边沿可以根据逻辑值来设置的扫描方法可以是这种方法的示例。
[0011]一个或多个实施例可以包括施加到FF的时钟反相逻辑。
[0012]一个或多个实施例可以包括具有配置为保持或反相采样边沿的引脚的触发器。
[0013]通过简单地在触发器中添加(外部)时钟反相逻辑,这有助于实现无需定制触发器的解决方案。
[0014]例如,一个或多个实施例可以涉及在每个触发器上添加引脚(例如,“CKT”),每个触发器被配置为根据在该引脚处存在的逻辑值来保持或反相连续触发器的采样边沿。
附图说明
[0015]现在将参考附图仅以示例的方式描述一个或多个实施例,其中:
[0016]图1是常规扫描链架构的示例性框图;
[0017]图2是特定信号的可能时间行为的时间图示例,其可能发生在如图1所示的扫描链架构中;
[0018]图3是根据本描述的实施例的扫描链架构的示例性框图;
[0019]图4是如图3所示的扫描单元架构的可能细节的示例性电路图;和
[0020]图5是图4某些细节的示范性晶体管级表示。
具体实施方式
[0021]在接下来的描述中,说明了一个或多个具体细节,旨在提供对本描述的实施例的示例的深入理解。可以在没有一个或多个特定细节的情况下,或者使用其他方法、组件、材料等来获得实施例。在其他情况下,未详细说明或描述已知结构、材料或操作,以便不会模糊实施例的某些方面。
[0022]在本描述的框架中,对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特征包含在至少一个实施例中。因此,在本说明书的一个或多个要点中可能出现的诸如“在一个实施例中”或“在一个实施例中”之类的短语不一定指同一个实施例。
[0023]此外,特定构象、结构或特征可在一个或多个实施例中以任何适当方式组合。
[0024]如前所述,虽然表示了为筛查半导体器件的“婴儿”死亡率而经常采用的一种方法,但高电源电压下的应力测试受到以下事实的影响:被测试的器件本身并不是为在这种极端条件下工作而设计的。
[0025]因此,在被测设备超出其功能规格的情况下,高压(HVST)下的老化和动态电压应力(DVS)变得至关重要。
[0026]事实上,这种方法所依据的基本原理是,当施加高于规范的应力电压时,施加的电压增加会导致持续时间缩短(并降低测试成本)。然而,在这种“超出范围”的条件下操作电路可能会在设计复杂性(例如,可能无法获得定时角)和区域开销方面产生不希望的影响。
[0027]如图1中被指示为10的扫描链所示,通常用于检测电子电路(组合)逻辑CL中的可能故障/缺陷(为简单起见,不可见)。
[0028]自动测试模式生成(ATPG)有助于生成刺激测试模式,其方式是(实际上)使用技术,例如(在用于促进实现所需ppm性能的各种技术中的)高压下的老化和动态电压应力(简而言之,HVST)刺激和验证逻辑CL中存在的所有节点的制造缺陷/故障。
[0029]自动测试模式生成(ATPG)有助于生成刺激测试模式,其方式是(实际上)使用技术(例如,在用于促进实现所需ppm性能的各种技术中)刺激和验证逻辑CL中存在的所有节点的制造缺陷/故障,高压下的老化和动态电压应力(简而言之,HVST)。
[0030]如本领域技术人员通常理解的,如图1所示的扫描架构10的基本目的是检测逻辑CL中的故障,包括组合和顺序(触发器)二者,以及时钟树中的故障。触发器被隐式地覆盖(它们可以被隐式地检测,除非扫描链不能移位),并且由于生成的模式,组合逻辑被测试。
[0031]如图1所示的扫描链10包括一组级联扫描触发器101、102、103、104、105和106,该组级联扫描触发器由经由线路时钟施加到触发器的CK节点的时钟信号进行时钟。
[0032]这种时钟信号可以经由控制电路S以本领域技术人员已知的方式生成。
[0033]虽然为了便于解释,这里例示了六个触发器,但链10实际上可以包括不同的数字,实际上是任何多个触发器。
[0034]此外,为了简单和易于理解,将始终考虑属于同一时钟域(即共享单个时钟信号)的触发器;事实上,本文中的讨论可以施加到利用不同的时钟信号操作/在不同的时钟域中操作的扫描链。
[0035]在当前实现方式中,如本文所示的扫描触发器在其内部的输入处具有多路复用器M。
[0036]施加到触发器的测试使能节点TE的测试使能信号(以本领域技术人员已知的方式生成,例如经由控制电路S生成—为简化表示,相关连接不可见)确定D(功能)输入或TI(测试)输入是否在激活时钟边沿到达CK时达到触发器的输出Q。
[0037]在全扫描排列中,逻辑CL中的所有触发器都替换为扫描触发器。
[0038]它们以扫描链的形式连接在一起,当设计处于移位测试模式(即,测试使能信号TE被断言)时,扫描链充当移位寄存器。扫描链的第一触发器连接到扫描输入,并且扫描链中的最后一个触发器连接到扫描输出。
[0039]扫描链操作可以被视为涉及三个阶段,即扫描输入(这是scan_in移位模式阶段,其中链中的FF通过扫描输入引脚串行加载)、捕获(设计保持在功能计时模式,并且测试模式响应被捕获)和扫描输出(这是scan

out移位模式阶段,其中链中的FF通过扫描输出引脚卸载;扫描输入阶段可以同时进行)。
[0040]注意到,在所谓的“部分扫描”布置中,一些触发器可能未被配置为充当扫描触发器。全扫描布置有助于改善针对增加的复杂度的测试结果。
[0041]如前面所讨论的扫描链的结构和操作在其他方面是本领域的常规。在这方面,可以参考S.Sharma:“Scan Chains:PnR Outlook”(参见design

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【技术保护点】

【技术特征摘要】
1.一种电路,包括:扫描链,包括在链中级联的多个触发器,所述多个触发器中的每个触发器具有相应的功能输入节点和相应的测试输入节点,所述多个触发器中的每个触发器被配置成选择性地将相应的所述功能输入节点或相应的所述测试输入节点耦合到逻辑电路装置,并且所述多个触发器中的每个触发器在时钟边沿时间处由时钟边沿触发;以及时钟电路装置,被配置为向所述多个触发器输出至少一个时钟信号,其中激活时钟边沿在相应的时钟边沿时间处被施加到所述多个触发器,其中,所述多个触发器包括触发器集合,所述触发器集合被配置为:接收边沿反相信号;以及响应于所述边沿反相信号被断言,选择性地反相所述激活时钟边沿。2.根据权利要求1所述的电路,其中所述触发器集合包括在所述链中彼此不相邻的触发器。3.根据权利要求1所述的电路,其中所述触发器集合包括所述链中的所述多个触发器中的每隔一个的触发器,其中所述触发器集合中的每个触发器在所述链中具有一个或两个相邻的触发器,以及其中所述一个或两个相邻触发器中的触发器被配置为维持所述激活时钟边沿不反相,而不管所述边沿反相信号是否被断言。4.根据权利要求1所述的电路,其中所述触发器集合中的触发器包括逻辑电路装置,所述逻辑电路装置被配置为接收所述边沿反相信号,并且响应于所述边沿反相信号被断言,反相所述激活时钟边沿的采样边沿。5.根据权利要求4所述的电路,其中所述逻辑电路装置包括异或逻辑。6.根据权利要求1所述的电路,其中所述触发器集合被配置为在所述逻辑电路装置的高压和/或温度测试期间接收所述边沿反相信号。7.根据权利要求1所述的电路,其中响应于向所述触发器集合提供所述边沿反相信号,所述至少一个时钟信号的频率被降低。8.一种方法,包括:在时钟边沿时间处,将逻辑电路装置耦合到多个触发器中的触发器的相应功能输入节点或相应测试输入节点,所述多个触发器在扫描链中被级联;向所述多个触发器输出至少一个时钟信号,其中在相应的时钟边沿时间处,激活时钟边沿被施加到所述多个触发器;以及向所述多个触发器中的触发器集合提供边沿反相信号,以选择性地反相施加到所述触发器集合的所述激活时钟边沿。9.根据权利要求8所述的方法,包括:在所述逻辑电路装置的高压和/或温度测试期间,向所述触发器集合提供所述边沿反相信号。10.根据权利...

【专利技术属性】
技术研发人员:M
申请(专利权)人:意法半导体股份有限公司
类型:发明
国别省市:

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