集成电路、互补式金属氧化物半导体装置及其制造方法制造方法及图纸

一种集成电路、互补式金属氧化物半导体装置及其制造方法，互补式金属氧化物半导体(CMOS)装置及其制造方法包括形成在第一衬底上的第一类型的晶体管及形成在第二衬底上的第二类型的晶体管。当第一衬底接合至第二衬底时，形成CMOS装置。形成CMOS装置。形成CMOS装置。

【技术实现步骤摘要】
集成电路、互补式金属氧化物半导体装置及其制造方法


[0001]本揭露是关于一种集成电路、互补式金属氧化物半导体装置及其制造方法。

技术介绍

[0002]技术的持续不断的改进及进步对半导体制造技术提出了附加要求，以增加集成半导体装置中晶体管的密度。然而，随着技术的进步，由于尺寸缩小的物理及材料限制，使用尺寸缩小来增加晶体管密度变得越来越具有挑战性。因此，需要新型组态来进一步增加晶体管密度。互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管因其高能效而在集成电路中很受欢迎。CMOS晶体管通常包含位于同一水平面中的相邻的n型场效晶体管(n
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type field effect transistor，NMOS)及p型场效晶体管(p
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type field effecttransistor，PMOS)晶体管。因此，典型的CMOS装置比仅使用PMOS或NMOS 晶体管的装置具有更低的晶体管密度。

技术实现思路

[0003]在一些实施例中，一种互补式金属氧化物半导体(CMOS)装置包含：形成在一第一衬底上方的一第一类型的一晶体管；以及形成在一第二衬底上方的一第二类型的一晶体管，其中当形成在该第一衬底上的该第一类型的该晶体管接合至形成在该第二衬底上的该第二类型的该晶体管时，形成该CMOS装置。
[0004]在一些实施例中，一种集成电路包含多个互补式金属氧化物半导体 (CMOS)装置。CMOS装置包含一第一类型的多个晶体管，该些晶体管形成于一第一衬底上，其中第一类型的该些晶体管包含一背面触点。CMOS装置包含一第二类型的多个晶体管，该些晶体管形成于一第二衬底上，其中该第二类型的该些晶体管具有一后段制程触点。第一类型的该些晶体管的该背面触点接合至该第二类型的该些晶体管的该后段制程触点以形成该些CMOS晶体管。
[0005]在一些实施例中，一种制造一互补式金属氧化物半导体(CMOS)装置的方法包含以下步骤。在一第一衬底上形成具有一第一导电类型的多个第一晶体管；通过在该些第一晶体管上方的一介电层中蚀刻多个接触通孔，并在该些接触通孔中沉积一导电材料来形成该些第一晶体管的一背面触点；在一第二衬底上形成具有一第二导电类型的多个第二晶体管；及通过将该些第一晶体管的该背面触点接合至该些第二晶体管的多个触点，以将形成在该第一衬底上的该第一导电类型的该些第一晶体管接合至形成在该第二衬底上的该第二导电类型的该些第二晶体管，以形成该CMOS装置。
附图说明
[0006]结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
[0007]图1为示出根据本揭示内容的各种实施例的以下步骤的透视图：提供具有蚀刻终止层及在蚀刻终止层上的硅层的衬底；
[0008]图2为示出根据本揭示内容的各种实施例的以下步骤的透视图：在硅层上方沉积绝缘层，在绝缘层上方沉积硅层，在绝缘层上方沉积交替的牺牲层及硅层堆叠，在交替的牺牲层及硅层堆叠上方沉积硬光罩层，及在硬光罩层上方沉积光阻剂层；
[0009]图3为示出根据本揭示内容的各种实施例的以下步骤的透视图：图案化光阻剂层及硬光罩层；
[0010]图4为示出根据本揭示内容的各种实施例的以下步骤的透视图：使用图案化的硬光罩层在底层中形成轨道；
[0011]图5为示出根据本揭示内容的各种实施例的以下步骤的透视图：用介电填料填充轨道之间的沟槽；
[0012]图6为示出根据本揭示内容的各个实施例的以下步骤的透视图：移除轨道之间的填料的一部分以曝露形成浅沟槽绝缘特征的交替的牺牲层及硅层的轨道；
[0013]图7为示出根据本揭示内容的各种实施例的以下步骤的透视图：用保形介电层覆盖交替的牺牲层及硅层的轨道；
[0014]图8为示出根据本揭示内容的各种实施例的以下步骤的透视图：在牺牲层及硅层的轨道的一部分上沉积假性栅极堆叠；
[0015]图9为示出根据本揭示内容的各种实施例的以下步骤的透视图：移除牺牲层的曝露部分；
[0016]图10为示出以下步骤的透视图：用内部间隔物材料层覆盖假性栅极堆叠及浅沟槽隔离特征的曝露表面；
[0017]图11为图10的结构的垂直剖面图，示出了根据本揭示内容的各种实施例的假性栅极堆叠及硅轨的剖面；
[0018]图12为示出以下步骤的垂直剖面图：在具有介电层的轨道的曝露部分上方沉积介电材料；
[0019]图13为根据本揭示内容的各种实施例的图12的中间结构的透视图；
[0020]图14为示出根据本揭示内容的各种实施例的移除假性堆叠的步骤的透视图；
[0021]图15为示出根据本揭示内容的各种实施例的以下步骤的透视图：自曝露在轨道的通道部分中的轨道移除牺牲材料；
[0022]图16为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：移除介电间隔物层及在沟槽中沉积保形间隔物层及保形高介电常数介电层；
[0023]图17为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：在硅材料的轨道之间沉积栅极材料及填充沟槽；
[0024]图18为根据本揭示内容的各种实施例的图17中的线A
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A'的垂直剖面图；
[0025]图19为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：在层间介电层中形成互连；
[0026]图20为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：形成附加层间介电层及附加层间介电层中的互连；
[0027]图21为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：将载体层添
加至图20的装置的顶表面；
[0028]图22为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：翻转图21所示的装置；
[0029]图23为示出据本揭示内容的各种实施例的以下步骤的垂直剖面图：自图 22所示的装置移除衬底；
[0030]图24为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：自图23所示的装置移除磊晶硅层；
[0031]图25为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：在图24所示的装置上方沉积介电层；
[0032]图26为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：在图25所示的装置上方沉积及图案化光阻剂层；
[0033]图27为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：图案化图26所示的装置上方的介电层；
[0034]图28为示出根据本揭示内容的各种实施例的以下步骤的垂直剖面图：在图27所示的装置中的图案化介电层中沉积互连层；
[0035]图29为示出据本揭示内容的各种实施例的以下步骤的垂直剖面图：自图 22所示的装置移除衬底；
[0036]图30为示出根据本揭示内容的各种实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种互补式金属氧化物半导体(CMOS)装置，其特征在于，包含：一第一类型的一晶体管，形成在一第一衬底上方；及一第二类型的一晶体管，形成在一第二衬底上方，其中当形成在该第一衬底上的该第一类型的该晶体管接合至形成在该第二衬底上的该第二类型的该晶体管时，形成该CMOS装置。2.如权利要求1所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，该第一类型的该晶体管为一栅极全环金属氧化物半导体场效应晶体管。3.如权利要求2所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，该第二类型的该晶体管为一鳍式场效晶体管。4.如权利要求3所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，该第一类型的该晶体管的一接触通孔接合至该第二类型的该晶体管的一后段制程金属触点。5.如权利要求2所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，该栅极全环金属氧化物半导体场效应晶体管包含：包含多晶硅的一I型电阻器、包含金属的一II型电阻器或包含低电阻金属的一III型电阻器，该III型电阻器的电阻比该II型电阻器低。6.如权利要求2所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，该栅极全环金属氧化物半导体场效应晶体管包含一介电/金属/介电电容器。7.如权利要求1所述的互补式金属氧化物半导体(CMOS)装置，其特征在于，进一步包含一第一重分布层，位于该第...

【专利技术属性】
技术研发人员：程仲良，陈盈薰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：