一种数字时间转换装置及方法制造方法及图纸

本发明专利技术公开了一种数字时间转换装置及方法，装置包括FPGA芯片，FPGA芯片内部具有：数据处理模块，用于根据输入的数据确定配置参数，配置参数中包括计数设定值；粗时间间隔产生模块，包括两个计数器，两个计数器的计数值分别达到对应的计数设定值后输出高电平；细时间间隔产生模块，包括两个延时链，两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。本发明专利技术利用FPGA芯片完成对数字时间的转换，具有生产成本低、开发周期短和灵活性高的优点。优点。优点。

【技术实现步骤摘要】
一种数字时间转换装置及方法


[0001]本专利技术涉及数字信号处理
，特别涉及一种数字时间转换装置及方法。

技术介绍

[0002]数字时间转换(DTC，Digital Time Convert)技术在电路中有很广泛的应用。现有技术中实现时间间隔产生的方法有很多，根据实现方式的不同可以划分为模拟方法和数字方法。使用数字方法构建的时间间隔产生系统，具有较好的温度稳定性，有益于大规模集成。目前，高分辨率的时间间隔产生系统主要是利用ASIC(Application Specific Integrated Circuit，专用集成电路)芯片实现。
[0003]但是，利用ASIC芯片实现数字时间转换系统，具有生产成本高、开发周期长、灵活性差等问题。

技术实现思路

[0004]本专利技术实施例提供了一种数字时间转换装置及方法，用以解决现有技术中利用ASIC芯片实现数字时间转换系统存在生产成本高、开发周期长、灵活性差等问题。
[0005]一方面，本专利技术实施例提供了一种数字时间转换装置，包括FPGA芯片，FPGA芯片内部具有：
[0006]数据处理模块，用于根据输入的数据确定配置参数，配置参数中包括计数设定值；
[0007]粗时间间隔产生模块，包括两个计数器，两个计数器的计数值分别达到对应的计数设定值后输出高电平；
[0008]细时间间隔产生模块，包括两个延时链，两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。
[0009]另一方面，本专利技术实施例提供了一种数字时间转换方法，包括：
[0010]采用FPGA芯片根据输入的数据确定配置参数，配置参数中包括计数设定值；
[0011]采用FPGA芯片中的两个计数器进行计数，当两个计数器的计数值分别达到对应的计数设定值后输出高电平；
[0012]采用FPGA芯片中的两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。
[0013]本专利技术中的一种数字时间转换装置及方法，具有以下优点：
[0014]与ASIC芯片相比，基于FPGA的高分辨率数字时间转换器生产成本低，开发周期短，灵活性高。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为本专利技术实施例提供的一种数字时间转换装置的功能模块示意图；
[0017]图2为本专利技术实施例提供的细时间间隔产生模块的功能模块示意图；
[0018]图3为本专利技术实施例提供的细时间间隔产生模块的电路图；
[0019]图4为本专利技术实施例提供的粗时间间隔产生模块和细时间间隔产生模块的电路图；
[0020]图5为本专利技术实施例提供的FPGA芯片内部寄存器传输级电路图；
[0021]图6为本专利技术实施例提供的一种数字时间转换方法的流程图。
具体实施方式
[0022]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]图1为本专利技术实施例提供的一种数字时间转换装置的功能模块示意图。本专利技术实施例提供了一种数字时间转换装置，包括FPGA芯片，FPGA芯片内部具有：
[0024]数据处理模块，用于根据输入的数据确定配置参数，配置参数中包括计数设定值；
[0025]粗时间间隔产生模块，包括两个计数器，两个计数器的计数值分别达到对应的计数设定值后输出高电平；
[0026]细时间间隔产生模块，包括两个延时链，两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。
[0027]示例性地，需要的时间间隔预设信息可以预先传入数据处理模块中，传入的数据经过解码后可形成配置参数。
[0028]在本专利技术的实施例中，FPGA芯片可以采用Xilinx公司生产的Kintex
‑
7系列的FPGA芯片，可以采用该芯片内部的可编程绝对输入输出单元形成延时链。具体地，每个延时链均包括输入延时模块(IDELAY2模块)和输出延时模块(ODELAY2模块)，两个模块串联形成延时链，如图2所示。
[0029]上述IDELAY2模块和ODELAY2模块是可编程的31阶延迟单元，延迟参数可以参考Xilinx公司生产的Kintex
‑
7系列FPGA输入输出模块用户手册。IDELAYE2模块和ODELAY2模块是含有31级延时单元的循环延时补偿模块，IDELAY2模块可用于对FPGA芯片内部的逻辑信号进行指定分辨率的延时，ODELAY2模块用于对FPGA芯片的输出信号进行延时，FPGA芯片可直接访问IDELAY2模块和ODELAY2模块。
[0030]在一种可能的实施例中，细时间间隔产生模块还包括延时控制模块，延时控制模块用于采用输入参考时钟对两个延时链中的延时单元进行校准。
[0031]示例性地，IDELAY2模块和ODELAY2模块中每个延时单元的延时分辨率均由延时控制模块(IDELAYCTRL模块)提供的输入参考时钟进行补偿校准。
[0032]如图2所示，IDELAYCTRL模块基于输入参考时钟对IDELAY2模块和ODELAY2模块中延时单元的延时时间进行校准，以减少电压和温度对延时单元精度的影响。IDELAY2模块和ODELAY2模块必须配合IDELAYCTRL模块一起使用，当创建两组单位延时时间不同的延时链时，需要两组IDELAYCTRL模块进行时间校准(下称IDELAYCTRLA模块和IDELAYCTRLB模块)。
[0033]粗时间间隔产生模块的输出的高电平信号输入IDELAY2模块，信号经IDELAY2模块延时后进入ODELAY2模块延时并输出。IDELAY2模块和ODELAY2模块串联形成延时链。
[0034]如图3所示，使用差分延时法，通过上述方式可以将IDELAY2模块(包含多个单位延时时间为τ
A
的延时单元和一个多路选择器(MUX模块))和ODELAY2模块(包含多个单位延时时间为τ
A
的延时单元和一个多路选择器(MUX模块))串联，形成一个延时链：延时链A。然后将具有与延时链A不同单位延时时间的IDELAY2模块(包含多个单位延时时间为τ
B
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【技术保护点】

【技术特征摘要】
1.一种数字时间转换装置，其特征在于，包括FPGA芯片，所述FPGA芯片内部具有：数据处理模块，用于根据输入的数据确定配置参数，所述配置参数中包括计数设定值；粗时间间隔产生模块，包括两个计数器，两个所述计数器的计数值分别达到对应的所述计数设定值后输出高电平；细时间间隔产生模块，包括两个延时链，两个所述延时链分别对两个所述计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个所述阶跃信号之间的时间间隔为与输入所述数据处理模块的数据对应的时间间隔。2.根据权利要求1所述的一种数字时间转换装置，其特征在于，所述配置参数还包括延时级数，所述延时链包括多路选择器和多个延时单元，多个所述延时单元依次串联，所述多路选择器用于控制与数量所述延时级数相同的延时单元接入所述延时链中。3.根据权利要求2所述的一种数字时间转换装置，其特征在于，所述数据处理模块确定所述配置参数后，所述计数器将所述计数设定值设为计数阈值，所述数据处理模块将两个所述延时链配置为可变延迟模式，在所述多路选择器完成对延时单元接入数量的控制后，所述延时链退出可变延迟模式。4.根据权利要求1所述的一种数字时间转换装置，其特征在于，所述细时间间隔产生模块还包括延时控制模块，所述延时控制模块用于采用输入参考时钟对两个所述延时链中的延时单元进行校准。5.根据权...

【专利技术属性】
技术研发人员：马毅超，张翼远，
申请(专利权)人：陕西科技大学，
类型：发明
国别省市：