N型MOSFET制造技术

本发明专利技术公开了一种N型MOSFET，包括：形成于半导体衬底表面上的栅极结构；在栅极结构的两侧的形成有嵌入式外延层，嵌入式外延层填充于凹槽中，凹槽形成在半导体衬底中；源区和漏区形成在栅极结构两侧的嵌入式外延层中；N型MOSFET的工艺节点为7nm以下，栅极结构的宽度为20nm以下；嵌入式外延层由第一SiAs外延层组成或者嵌入式外延层由第二SiAs外延层和第三SiP外延层叠加而成。本发明专利技术能在7nm以下工艺节点的制程中提高器件的载流子迁移率的同时改善短沟道效应，从而能提高器件的性能。从而能提高器件的性能。从而能提高器件的性能。

【技术实现步骤摘要】
N型MOSFET


[0001]本专利技术涉及一种半导体集成电路，特别涉及一种N型MOSFET。

技术介绍

[0002]随着工艺技术节点不断缩小，MOSFET采用平面晶体管结构时短沟道效应(SCE)越来越显著，在20nm工艺节点以下需要采用鳍式场效应晶体管(FinFET)，FinFET是一种三维结构，栅极结构会覆盖鳍体的顶部表面和侧面，这样在所述鳍体的顶部表面和两个侧面都会形成沟道，栅极结构调解沟道的能力增强，能改善SCE效应。
[0003]在更小的工艺节点如5nm和3nm以下，则需要采用环绕栅极场效应晶体管(Gate
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All
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Around FET，GAAFET)，GAAFET中，栅极结构会环绕在纳米线(nano wire)的四个面上。多桥通道场效晶体管(Multi
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Bridge
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Channel FET；MBCFET)则属于GAAFET的一种，是将GAAFET中的纳米线替换为纳米片(nano sheet)即为MBCFET。
[0004]同时，为了提高沟道载流子的迁移率，还会采用应力增强结构，N型MOSFET的应力增强结构通常采用嵌入式SiP外延层，如图1所示，是现有N型MOSFET的结构示意图；在半导体衬底101上形成有栅极结构，栅极结构如虚线框102所示。
[0005]在所述栅极结构两侧的所述半导体衬底101上形成有凹槽110，图1中凹槽110呈Σ型。在所述凹槽110中填充有嵌入式SiP外延层103。
[0006]N+掺杂的源区和漏区形成在所述SiP外延层103中。
[0007]位于所述源区和漏区之间即所述凹槽110之间且被所述栅极结构所覆盖的区域为沟道区，沟道区具有P型掺杂，图1中，所述半导体衬底101直接为P型掺杂，故所述沟道区直接由所述凹槽110之间且被所述栅极结构所覆盖的区域中所述半导体衬底101组成。对于FinFET，所述半导体衬底101会图形化形成鳍体，图1中的剖面结构的所述半导体衬底101对应于组成所述鳍体的部分。
[0008]图1中还显示了，所述栅极结构包括依次叠加的栅介质层104，N型功函数层105，金属栅106。在金属栅106的顶部还形成有介质覆盖层108。层间膜109覆盖在所述栅极结构和所述栅极结构两侧的源区和漏区表面上，源区和漏区的顶部形成有穿过层间膜109的接触孔，图1中显示了接触孔的开口111，在接触孔的开口111中填充金属即可形成接触孔。
[0009]所述SiP外延层103用于对所述沟道区施加拉应力，这样在导电时沟道载流子即电子的迁移率会增加，从而能提升器件的性能。所述SiP外延层103中的P容易扩散，故为了降低P外扩，所述SiP外延层103由SiP外延子层103a和SiP外延子层103b叠加而成，其中位于外围的SiP外延子层103a的掺杂浓度低于SiP外延子层103b的掺杂浓度，这样能减少P外扩到沟道区中，从而能降低短沟道效应。
[0010]但是，随着工艺节点缩小到7nm时，栅极结构的长度(Lg)需要缩小到20nm，Lg为所述栅极结构的沿着源区到漏区方向上的尺寸。随着Lg的进一缩小，SiP外延层103无论如何设置，都会使SCE严重恶化，使得SiP外延层103无法适应于7nm工艺节点以下。

技术实现思路

[0011]本专利技术所要解决的技术问题是提供一种N型MOSFET，能在7nm以下工艺节点的制程中提高器件的载流子迁移率的同时改善短沟道效应，从而能提高器件的性能。
[0012]为解决上述技术问题，本专利技术提供N型MOSFET包括：
[0013]形成于半导体衬底表面上的栅极结构。
[0014]在所述栅极结构的两侧的形成有嵌入式外延层，所述嵌入式外延层填充于凹槽中，所述凹槽形成在所述半导体衬底中。
[0015]源区和漏区形成在所述栅极结构两侧的所述嵌入式外延层中。
[0016]N型MOSFET的工艺节点为7nm以下，所述栅极结构的宽度为20nm以下。
[0017]所述嵌入式外延层由第一SiAs外延层组成或者所述嵌入式外延层由第二SiAs外延层和第三SiP外延层叠加而成。
[0018]进一步的改进是，所述N型MOSFET为FinFET，所述FinFET包括鳍体，所述凹槽形成于所述鳍体中。
[0019]进一步的改进是，所述N型MOSFET为GAAFET，所述GAAFET包括纳米线，所述凹槽形成于所述纳米线中。
[0020]进一步的改进是，所述N型MOSFET为MBCFET，所述MBCFET包括纳米片，所述凹槽形成于所述纳米片中。
[0021]进一步的改进是，所述半导体衬底包括硅衬底。
[0022]进一步的改进是，所述凹槽呈Σ型。
[0023]进一步的改进是，所述栅极结构包括依次叠加的栅介质层、N型功函数层和金属栅。
[0024]进一步的改进是，在所述栅极结构的侧面形成有侧墙。
[0025]进一步的改进是，所述N型功函数层的材料包括TiAl。
[0026]进一步的改进是，所述金属栅的材料包括Al或W。
[0027]进一步的改进是，所述栅介质层包括高介电常数层。
[0028]进一步的改进是，所述栅介质层还包括界面层，所述界面层位于所述高介电常数层和半导体衬底之间。
[0029]进一步的改进是，在所述高介电常数层和所述功函数层之间还设置有底部阻障层。
[0030]进一步的改进是，在所述N型功函数层和所述金属栅之间还设置有顶部阻障层。
[0031]进一步的改进是，所述第一SiAs外延层由第一SiAs外延子层和第二SiAs外延子层叠加而成，所述第一SiAs外延子层的As浓度低于所述第二SiAs外延子层的As浓度。
[0032]本专利技术针对工艺节点缩小到7nm以下时，栅极结构长度会缩小到20nm以下时得嵌入式SiP外延层会使器件的短沟道效应严重恶化的缺点出发，对嵌入式外延层的结构做了特别改进，将嵌入式外延层设置为由SiAs外延层组成的结构或者由SiAs的表面上叠加SiP外延层的结构，由于As比P具有更小的扩散系数，故能在较小的栅极结构长度下很好的改善短沟道效应，所以，本专利技术能在7nm以下工艺节点的制程中提高器件的载流子迁移率的同时改善短沟道效应，从而能提高器件的性能。
附图说明
[0033]下面结合附图和具体实施方式对本专利技术作进一步详细的说明：
[0034]图1是现有N型MOSFET的结构示意图；
[0035]图2是本专利技术第一实施例N型MOSFET的结构示意图；
[0036]图3是本专利技术第二实施例N型MOSFET的结构示意图。
具体实施方式
[0037]本专利技术第一实施例N型MOSFET：
[0038]如图2所示，是本专利技术第一实施例N型MOSFET的结构示意图；本专利技术第一实施例N型MOSFET包括：
[0039]形成于半导体衬底201表面上的栅极结构，所述栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种N型MOSFET，其特征在于，包括：形成于半导体衬底表面上的栅极结构；在所述栅极结构的两侧的形成有嵌入式外延层，所述嵌入式外延层填充于凹槽中，所述凹槽形成在所述半导体衬底中；源区和漏区形成在所述栅极结构两侧的所述嵌入式外延层中；N型MOSFET的工艺节点为7nm以下，所述栅极结构的宽度为20nm以下；所述嵌入式外延层由第一SiAs外延层组成或者所述嵌入式外延层由第二SiAs外延层和第三SiP外延层叠加而成。2.如权利要求1所述的N型MOSFET，其特征在于：所述N型MOSFET为FinFET，所述FinFET包括鳍体，所述凹槽形成于所述鳍体中。3.如权利要求1所述的N型MOSFET，其特征在于：所述N型MOSFET为GAAFET，所述GAAFET包括纳米线，所述凹槽形成于所述纳米线中。4.如权利要求1所述的N型MOSFET，其特征在于：所述N型MOSFET为MBCFET，所述MBCFET包括纳米片，所述凹槽形成于所述纳米片中。5.如权利要求1所述的N型MOSFET，其特征在于：所述半导体衬底包括硅衬底。6.如权利要求1所述的N型MOSFET，其特征在于：所述凹槽呈Σ型。7.如权利要求...

【专利技术属性】
技术研发人员：翁文寅，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：