本公开内容的实施方式涉及沉积钨的方法。本公开内容的一些实施方式提供了在相对低的温度下执行的用于沉积钨的方法。本公开内容的一些实施方式提供了其中控制反应物气体之间的比率的方法。本公开内容的一些实施方式提供了钨的选择性沉积。本公开内容的一些实施方式提供了用于在低温下沉积具有相对低粗糙度、应力及杂质水平的钨膜的方法。力及杂质水平的钨膜的方法。力及杂质水平的钨膜的方法。
【技术实现步骤摘要】
【国外来华专利技术】在低温下的选择性钨沉积
[0001]本公开内容的实施方式一般涉及改进的形成互连的方法。本公开内容的另外的实施方式涉及在低温下形成钨的方法。
技术介绍
[0002]可靠地产生100nm以下及更小的特征是半导体器件的下一代极大规模集成(next generation very large scale integration；VLSI)及超大规模集成(ultra
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large
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scale integration；ULSI)的关键技术挑战之一。然而，随着电路技术的极限推进，VLSI及ULSI技术的缩小的尺寸已经对处理能力提出了额外要求。在基板上可靠地形成栅极结构对于VLSI及ULSI的成功以及对于增加电路密度及单个基板及裸片的质量的持续努力而言是重要的。
[0003]由于下一代器件的电路密度增加，互连(诸如通孔、沟槽、触点、栅极结构、及其他特征)的宽度、以及其间的介电材料的宽度减小到45nm及32nm的尺寸或以下，而介电层的厚度保持实质上恒定，结果是增加特征的深宽比。为了能够制造下一代器件及结构，半导体芯片的三维(3D)堆叠经常用于改进晶体管的性能。通过以三维而不是常规的二维来布置晶体管，多个晶体管可在集成电路(integrated circuit；IC)中非常靠近彼此地放置。半导体芯片的3D堆叠减小接线长度并且保持低的接线延迟。在制造时，半导体芯片的3D堆叠，阶梯状结构经常用于允许其上设置多个互连结构，从而形成高密度的垂直晶体管器件。
[0004]因此，持续需要用于形成互连以降低制造成本、存储器单元大小、及集成电路的功耗的改进的方法。
[0005]已知通过化学气相沉积(chemical vapor deposition；CVD)沉积的钨膜具有相对高的应力值粗糙度。另外，已知使用六氟化钨沉积的钨膜具有相对高水平的氟杂质。相对高水平的应力、粗糙度及氟杂质经常引起问题，包括但不限于晶片弯曲、结构变形、间隙填充中的空隙及缝隙、以及界面处的氟侵蚀损坏。
[0006]已经开发来克服这些问题的一些方法依赖于原子层沉积(atomic layer deposition；ALD)。然而，ALD方法通常在相对高的温度(一般高于或等于400℃)下执行。
[0007]由此，需要也在较低温度下执行的提供低粗糙度、低应力及低杂质的沉积钨的方法。
技术实现思路
[0008]本公开内容的一个或多个实施方式涉及一种沉积钨的方法。方法包含将基板暴露于氢气流及在将基板暴露于氢气流的同时将基板暴露于钨前驱物流以在基板上沉积钨层。将基板维持在小于或等于约350℃的温度下。
[0009]本公开内容的额外实施方式涉及一种沉积钨的方法。方法包含将基板暴露于氢气流及在将基板暴露于氢气流的同时将基板暴露于钨前驱物流。氢气流与钨前驱物流的比率大于或等于约500:1。
[0010]本公开内容的另外的实施方式涉及一种选择性沉积钨的方法。方法包含将包含第
一材料表面及第二材料表面的基板暴露于氢气流以及在将基板暴露于氢气流的同时将基板暴露于钨前驱物流以在第一材料表面上沉积第一厚度的钨并且在第二材料表面上沉积第二厚度的钨。第一厚度与第二厚度的比率大于或等于约200:1。
附图说明
[0011]为了能够详细理解本公开内容的上述特征所用方式，可参考实施方式进行对上文简要概述的本公开内容的更具体描述，一些实施方式在附图中示出。然而，将注意，附图仅示出本公开内容的常见实施方式，并且由此不被认为限制其范围，因为本公开内容可允许其他等同有效的实施方式。
[0012]图1示出了根据一个或多个实施方式的形成互连的方法；
[0013]图2A至图2G示出了根据一个或多个实施方式的在图1的方法的不同阶段处在基板上形成的互连的横截面侧视图；
[0014]图3示出了根据一个或多个实施方式的可以在其上实践图1的方法的多腔室处理系统。
[0015]为了便于理解，相同附图标记在可能的情况下已经用于标识图中共有的相同元件。可以预期，一个实施方式的元件及特征可有利地并入其他实施方式中，而无需进一步叙述。
[0016]然而，应注意，附图仅示出本专利技术的示例性实施方式，并且由此不被认为限制其范围，因为本专利技术可允许其他等同有效的实施方式。
具体实施方式
[0017]在描述本公开内容的若干示例性实施方式之前，将理解，本公开内容不限于在以下描述中阐述的构造或工艺步骤的细节。本公开内容能够具有其他实施方式并且以各种方式实践或进行。
[0018]如在本说明书及随附权利要求中使用，术语“基板”指其上工艺起作用的表面、或表面的一部分。如还将由本领域技术人员所理解，除非上下文另外明确地指出，提及基板也可以指基板的仅一部分。此外，提及在基板上沉积可以意指裸基板及其上沉积或形成有一个或多个膜或特征的基板。
[0019]如本文所使用的“基板”指任何基板或在基板上形成的材料表面，在制造工艺期间在该基板上执行膜处理。例如，取决于应用，其上可以执行处理的基板表面包括材料，诸如硅、氧化硅、应变硅、绝缘体上硅(silicon on insulator；SOI)、碳掺杂的氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石、及任何其他材料，诸如金属、金属氮化物、金属合金、及其他导电材料。基板包括但不限于半导体晶片。基板可暴露至预处理工艺以抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束固化和/或烘焙基板表面。除了直接在基板本身的表面上处理之外，在本公开内容中，如下文更详细公开，所公开的任何膜处理步骤还可在基板上形成的下层上执行，并且术语“基板表面”意欲包括如上下文指出的此种下层。因此，例如，在膜/层或部分膜/层已经沉积到基板表面上的情况下，新沉积的膜/层的暴露表面变为基板表面。
[0020]图1是示出用于在基板上形成互连的方法100的一个实施方式的流程图。图2A至图
2G示出了在图1的方法100之前以及在图1的方法100的不同阶段处的基板的横截面图。
[0021]图2A示出了在开始方法100之前的互连200的横截面图。大体上，互连200包括可用于形成互连结构(诸如双镶嵌结构)的多个膜层。膜堆叠201在基板202上形成。堆叠201包括介电层204。如图2A所示，介电层204在基板202上设置并且具有在介电层204中形成且由介电层204界定的导电层206。在一个实例中，介电层204可由一种或多种绝缘材料(诸如氧化硅)形成。在一个实例中，导电层206可由导电层(诸如铜)形成。
[0022]在方块102处，如图2B中示出，介电阻挡层208在基板202上沉积。例如，如图所示，介电阻挡层208在介电层204及导电层206两者上方沉积。由此，介电阻挡层208可在介电层204及导电层206上方形成均匀不间断的层。介电阻挡层208可由低介电常数材料形成。例如，介电阻挡层208可由含碳硅层(SiC)、氮掺杂的含碳硅层(SiCN)、氮化硅层、金属氮化物或金属氧化物(例如，AlN、本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种沉积钨的方法，所述方法包含以下步骤：将基板暴露于氢气流；和在将所述基板暴露于所述氢气流的同时将所述基板暴露于钨前驱物的流以在所述基板上沉积钨层，其中将所述基板维持在小于或等于约350℃的温度下。2.如权利要求1所述的方法，其中所述氢气流和所述钨前驱物的流均是连续的。3.如权利要求1所述的方法，其中所述钨前驱物的流是脉冲的并且所述氢气流是连续的。4.如权利要求1所述的方法，其中所述氢气流与所述钨前驱物的流的比率大于或等于约500:1。5.如权利要求1所述的方法，其中所述钨层具有小于或等于约1nm的均方根粗糙度。6.如权利要求1所述的方法，其中所述钨层的应力小于或等于约1000MPa。7.如权利要求1所述的方法，其中所述钨前驱物包含WF6。8.如权利要求6所述的方法，其中所述钨层具有小于或等于约10
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原子/cm3的氟浓度。9.一种沉积钨的方法，所述方法包含以下步骤：将基板暴露于氢气流；和在将所述基板暴露于所述氢气流的同时将所述基板暴露于钨前驱物的流，其中所述氢气流与所述钨前驱物的流的比率大于或等于约500:1。10.如权利要求9所述的方法，其中所述氢气流和所述钨前驱物的流均是连续的。11.如权利要求...
【专利技术属性】
技术研发人员：徐翼，呼宇飞，雷雨，大东和也，何达，岑嘉杰，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：
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