半导体装置制造方法及图纸

公开了半导体装置。所述半导体装置包括多个栅极结构和多个分离图案，多个栅极结构在基底上沿第一方向彼此间隔开并且在与第一方向交叉的第二方向上延伸，多个分离图案分别穿透多个栅极结构中的紧邻的栅极结构。多个分离图案中的每个将紧邻的栅极结构中的对应的一个栅极结构分离成在第二方向上彼此间隔开的一对栅极结构。多个分离图案沿着第一方向彼此间隔开并且对齐。隔开并且对齐。隔开并且对齐。

【技术实现步骤摘要】
半导体装置
[0001]本申请要求于2021年2月16日在韩国知识产权局提交的第10
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2021
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0020472号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。


[0002]本专利技术构思涉及半导体装置和/或其制造方法，更具体地，涉及包括场效应晶体管的半导体装置和/或其制造方法。

技术介绍

[0003]半导体装置包括由金属氧化物半导体场效应晶体管(MOSFET)组成的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐缩小。MOSFET的缩小会使半导体装置的操作特性劣化。因此，已经进行了各种研究以制造具有优异性能的半导体装置，同时克服了由于半导体装置的集成而导致的限制。

技术实现思路

[0004]本专利技术构思的一些实例实施例提供能够防止或减轻图案中缺陷的发生的半导体装置和/或其制造方法。
[0005]本专利技术构思的一些示例实施例提供了具有改善的电特性的半导体装置和/或其制造方法。
[0006]根据本专利技术构思的示例实施例，一种半导体装置包括：多个栅极结构，位于基底上，所述多个栅极结构在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上延伸；以及多个分离图案，分别穿透所述多个栅极结构中的紧邻的栅极结构。所述多个分离图案中的每个将相邻的栅极结构中的对应的一个栅极结构分离成在第二方向上彼此间隔开的一对栅极结构。所述多个分离图案沿着第一方向彼此间隔开并且对齐。
[0007]根据本专利技术构思的示例实施例，一种半导体装置包括：多个栅极结构，位于基底上，所述多个栅极结构在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上延伸；多个分离图案，分别穿透所述多个栅极结构中的紧邻的栅极结构，所述多个分离图案沿着第一方向彼此对齐；以及下介电层，位于所述多个分离图案之间。所述多个分离图案横跨下介电层在第一方向上彼此间隔开。所述多个栅极结构中的每个包括栅电极和在栅电极的顶表面上的栅极覆盖图案。下介电层的最上表面的高度等于或高于栅极覆盖图案的最上表面的高度。
[0008]根据本专利技术构思的示例实施例，一种制造半导体装置的方法包括：在基底上形成多个栅极结构，使得所述多个栅极结构在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上延伸；在所述多个栅极结构上形成掩模层；在掩模层上形成多个阻挡掩模图案，使得所述多个阻挡掩模图案在第一方向上彼此间隔开并且在第二方向上延伸，所述多个阻挡掩模图案与所述多个栅极结构之间的下层间介电层竖直叠置；在所述多个阻挡掩模图案上形成具有开口的初步切割掩模图案，所述开口在第一方向上延伸，跨过所述多个栅极结
构中的紧邻的栅极结构，并且暴露所述多个阻挡掩模图案的部分；通过使用初步切割掩模图案和所述多个阻挡掩模图案作为蚀刻掩模来对掩模层进行图案化，以形成具有在第一方向上彼此间隔开的多个孔的切割掩模图案，所述多个孔分别与相邻的栅极结构竖直叠置；以及通过使用切割掩模图案作为蚀刻掩模来形成分别穿透相邻的栅极结构的多个通孔。
附图说明
[0009]图1例示了示出根据本专利技术构思的示例实施例的半导体装置的平面图。
[0010]图2A、图2B和图2C分别例示了沿着图1的线I
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I'、II
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II'和III
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III'截取的剖视图。
[0011]图3、图5、图7、图9、图11、图13、图15、图17和图19例示了示出根据本专利技术构思的示例实施例的制造半导体装置的方法的平面图。
[0012]图4A、图6A、图8A、图10A、图12A、图14A、图16A、图18A和图20A分别例示了沿着图3、图5、图7、图9、图11、图13、图15、图17和图19的线I
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I'截取的剖视图。
[0013]图4B、图6B、图8B、图10B、图12B、图14B、图16B、图18B和图20B分别例示了沿着图3、图5、图7、图9、图11、图13、图15、图17和图19的线II
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II'截取的剖视图。
[0014]图4C、图6C、图8C、图10C、图12C、图14C、图16C、图18C和图20C分别例示了沿着图3、图5、图7、图9、图11、图13、图15、图17和图19的线III
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III'截取的剖视图。
[0015]图21A、图21B和图21C分别例示了沿着图1的线I
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I'、II
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II'和III
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III'截取的剖视图，其示出了根据本专利技术构思的示例实施例的半导体装置。
[0016]图22A、图22B、图22C分别例示了沿着图1的线I
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I'、II
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II'和III
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III'截取的剖视图，其示出了根据本专利技术构思的示例实施例的制造半导体装置的方法。
[0017]图23A、图23B和图23C分别例示了沿着图1的线I
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I'、II
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II'和III
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III'截取的剖视图，其示出了根据本专利技术构思的示例实施例的半导体装置。
具体实施方式
[0018]现在，下面将参照附图详细描述本专利技术构思的一些示例实施例。
[0019]虽然在示例实施例的描述中使用术语“同一”、“相等”或“相同”，但是将理解的是，可以存在一些不精确。因此，当一个元件被称为与另一元件相同时，应当理解的是，元件或值在期望的制造公差或操作公差范围(例如，
±
10％)内与另一元件相同。
[0020]当术语“约(大约)”或“基本(基本上)”在本说明书中与数值结合使用时，旨在相关的数值包括所陈述的数值周围的制造公差或操作公差(例如，
±
10％)。此外，当词语“约(大约)”或“基本(基本上)”与几何形状结合使用时，旨在不需要几何形状的精度，而是形状的宽容度在公开的范围内。此外，不管数值或形状是否被修饰为“约(大约)”或“基本(基本上)”，将理解的是，这些值和形状应被解释为包括在所陈述的数值或形状周围的制造公差或操作公差(例如，
±
10％)。
[0021]诸如
“……
中的至少一个(种/者)”或
“……
中的一个(种/者)或更多个(种/者)”的表达在一列元件(元素)之后时修饰整列的元件(元素)，而不修饰该列的个别元素。
[0022]图1例示了示出根据本专利技术构思的示例实施例的半导体装置的平面图。图2A、图2B和图2C分别例示了沿着图1的线I
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I'、II
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II'和III
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III'截取的剖视图。
[0023]参照图1和图2A至图2C，有源图案ACT可以设置在基底100上。基底100可以是半导体基底。例如，基底100可以是硅基底或绝缘体上硅(SOI)基底。有源图案ACT可以从基底100在与基底1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：多个栅极结构，位于基底上，所述多个栅极结构在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上延伸；以及多个分离图案，分别穿透所述多个栅极结构中的紧邻的栅极结构，其中，所述多个分离图案中的每个将所述紧邻的栅极结构中的对应的一个栅极结构分离成在第二方向上彼此间隔开的一对栅极结构，并且其中，所述多个分离图案沿着第一方向彼此间隔开并且对齐。2.如权利要求1所述的半导体装置，所述半导体装置还包括：下介电层，位于所述多个栅极结构之间并且在所述多个分离图案之间延伸，其中，所述多个栅极结构中的每个包括：栅电极，在第二方向上延伸；以及栅极覆盖图案，位于栅电极的顶表面上，并且其中，所述多个分离图案之间的下介电层的最上表面的高度等于或高于栅极覆盖图案的顶表面的高度。3.如权利要求2所述的半导体装置，其中，所述多个分离图案中的每个的最上表面的高度等于或高于栅极覆盖图案的顶表面的高度。4.如权利要求3所述的半导体装置，其中，所述多个分离图案中的每个的最上表面的高度等于所述多个分离图案之间的下介电层的最上表面的高度。5.如权利要求2所述的半导体装置，其中，所述多个栅极结构中的每个还包括：栅极介电图案，沿着栅电极的底表面延伸；以及一对栅极间隔件，分别位于栅电极的相对侧表面上，并且所述多个分离图案中的每个穿透包括在所述紧邻的栅极结构中的对应的一个栅极结构中的栅极覆盖图案、栅电极和栅极介电图案。6.如权利要求5所述的半导体装置，其中，包括在所述紧邻的栅极结构中的每个栅极结构中的所述一对栅极间隔件分别延伸到所述多个分离图案中的对应的一个分离图案的侧表面上。7.如权利要求5所述的半导体装置，所述半导体装置还包括：多个有源图案，在基底上沿第一方向延伸并且在第二方向上彼此间隔开；以及器件隔离图案，位于所述多个有源图案之间，其中，所述多个栅极结构位于所述多个有源图案和器件隔离图案上并且跨过所述多个有源图案和器件隔离图案，并且其中，所述多个分离图案位于器件隔离图案上。8.如权利要求2所述的半导体装置，所述半导体装置还包括：多个源极/漏极图案，位于基底上并且位于所述多个栅极结构中的每个的相对侧上；以及多个第一接触件，位于所述多个栅极结构中的每个的相对侧上并且分别连接到所述多个源极/漏极图案中的对应的源极/漏极图案，其中，所述多个第一接触件中的至少一个在所述多个分离图案之间延伸并且穿透所述多个分离图案之间的下介电层。9.如权利要求8所述的半导体装置，其中，所述多个第一接触件中的每个的最上表面的
高度高于所述多个分离图案中的每个的最上表面的高度。10.如权利要求...

【专利技术属性】
技术研发人员：金昊俊，朴范琎，裵东一，米尔科，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：