一种DRAM芯片封装结构及其制备方法技术

本发明专利技术公开了一种DRAM芯片封装结构，包括第四金属布线层和设置在其一侧的导电连接件，还包括设置在所述第四金属布线层另一侧的包封有多个芯片封装单元的第三塑封层；所述芯片封装单元包括金属布线层以及设置在其两侧并与其电连接的芯片，所述金属布线层朝向所述第四金属布线层的一侧设有金属柱阵列，所述芯片封装单元通过金属柱阵列与所述第四金属布线层电连接；所述芯片包括SoC芯片以及设置在所述SoC芯片周围的多个HBM芯片。本发明专利技术还公开了一种DRAM芯片封装结构的制备方法。本发明专利技术通过在DRAM芯片封装流程中用金属布线层制备工艺取代了TSV导电通孔制备工艺，制作成本低廉。制作成本低廉。制作成本低廉。

【技术实现步骤摘要】
一种DRAM芯片封装结构及其制备方法


[0001]本专利技术属于半导体封装
，具体涉及一种DRAM芯片封装结构及其制备方法。

技术介绍

[0002]DRAM芯片封装中，通常采用2.5D和/或3D封装工艺将多个HBM芯片通过TSV通孔实现上下芯片间的导通互联，再通过封装基板来实现HBM芯片堆叠体与SoC芯片的信号互通，而HBM芯片堆叠体的制备需要采用导电铜材料填充孔径极窄的TSV通孔。而市场需求是不断趋于增大的芯片集成度和不断趋于小型化的封装尺寸，TSV通孔的孔径也逐步迈向亚微米级，这对微纳加工的半导体制程工艺来说是很容易实现的，但对于芯片封装厂来说，由于受限于既有的设备制程能力，制备孔径≤1um且深宽比≥10的TSV通孔是较大的挑战，此外，在较深的TSV孔中电镀铜材料也存在诸多工艺难题亟待解决，比如：在合理的成本范围内，如何保证电镀铜材料均匀填充TSV通孔而不发生堵孔的现象。而截面电镀铜材料分布均匀的TSV导电通孔对电源供电和信号互通、降低阻抗失配导致的信号反射等问题至关重要。

技术实现思路

[0003]针对现有技术中所存在的不足，本专利技术提供了一种取代了TSV导电通孔制备工艺、制作成本低廉的DRAM芯片封装结构及其制备方法。
[0004]一种DRAM芯片封装结构，包括第四金属布线层和设置在其一侧的导电连接件，还包括设置在所述第四金属布线层另一侧的包封有多个芯片封装单元的第三塑封层；所述芯片封装单元包括金属布线层以及设置在其纵向两侧并与其电连接的芯片，所述金属布线层朝向所述第四金属布线层的一侧设有金属柱阵列，所述芯片封装单元通过金属柱阵列与所述第四金属布线层电连接；所述芯片包括SoC芯片以及设置在所述SoC芯片周围的多个HBM芯片。
[0005]作为优选方案，所述SoC芯片设置在所述金属布线层上与所述金属柱阵列相对的位置，所述HBM芯片设置在所述金属布线层的上下两侧。
[0006]作为优选方案，所述芯片还包括设置在所述SoC芯片周围的无源器件集成体。
[0007]一种DRAM芯片封装结构的制备方法，包括如下步骤：
[0008]制备包括第一金属布线层和第一芯片包封层的第一封装体；
[0009]制备包括第二金属布线层和第二芯片包封层的第二封装体；
[0010]将所述第一封装体的第一金属布线层与所述第二封装体的第二金属布线层键合，制作芯片封装单元；
[0011]将一个或多个所述芯片封装单元通过金属布线层互联并包封，再制作导电连接件，得到DRAM芯片封装结构。
[0012]作为优选方案，所述制备包括第一金属布线层和第一芯片包封层的第一封装体，包括：
[0013]在具有第一剥离层的第一载板上制作第一金属布线层；
[0014]在所述第一金属布线层上制作导电部件并实现芯片与所述第一金属布线层的导通互联；
[0015]包封所述芯片形成第一芯片包封层，得到第一封装体。
[0016]作为优选方案，所述将所述第一封装体的第一金属布线层与所述第二封装体的第二金属布线层键合，制作芯片封装单元，包括：
[0017]在所述第二封装体的第二塑封层上制作第四剥离层和第四载板；
[0018]通过解键合去除所述第三剥离层和第三载板；
[0019]在所述金属布线层的基面上通过铜
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铜热压键合工艺将第一封装体的第一金属布线层压合到第二塑封体的第二金属布线层上；
[0020]通过解键合去除所述第二剥离层和第二载板，分割上一步骤得到的封装结构，得到芯片封装单元。
[0021]一种DRAM芯片封装结构的制备方法，包括如下步骤：
[0022]制备包括第二金属布线层和第二芯片包封层的第二封装体；
[0023]在所述第二封装体上制备与第二金属布线层连接的第三金属布线层；
[0024]在所述第三金属布线层上安装芯片并包封，以得到芯片封装单元；
[0025]将一个或多个所述芯片封装单元通过金属布线层互联并包封，再制作导电连接件，得到DRAM芯片封装结构。
[0026]作为优选方案，所述在所述第三金属布线层上安装芯片并包封，以得到芯片封装单元，包括：
[0027]在所述第三金属布线层上制作焊盘并实现芯片与所述第三金属布线层的导通互联；
[0028]包封所述第三金属布线层上的芯片，形成第三芯片包封层；
[0029]分割前一步骤得到的封装结构，得到芯片封装单元。
[0030]作为优选方案，所述制备包括第二金属布线层和第二芯片包封层的第二封装体，包括：
[0031]在具有第三剥离层的第三载板上制作第二金属布线层以及金属柱阵列；
[0032]在所述第二金属布线层上制作导电部件并实现芯片与所述第二金属布线层的导通互联；
[0033]包封所述芯片形成第二芯片包封层；
[0034]减薄所述第二封装体至露出所述金属柱阵列，得到第二封装体。
[0035]作为优选方案，所述将一个或多个芯片封装单元通过金属布线层互联并包封，再制作导电连接件，得到DRAM芯片封装结构，包括：
[0036]在具有第五剥离层的第五载板上制作第四金属布线层，将一个或多个所述芯片封装单元通过所述第四金属布线层上的焊盘与所述金属柱阵列形成互联结构；
[0037]包封所述芯片封装单元形成第三塑封层；
[0038]解键合去除所述第四载板和第四剥离层，在第四金属布线层的表面制备导电连接件，得到DRAM芯片封装结构。
[0039]相比于现有技术，本专利技术具有如下有益效果：
[0040]1、通过金属布线层实现上下2个HBM芯片的纵向堆叠，相较于传统的DRAM芯片结构中的TSV导电通孔制备工艺，金属布线层的制备工艺的成本更为低廉；
[0041]2、通过DRAM芯片封装结构的SoC芯片周围(如4个角落)布设无源器件集成体，相较于传统的DRAM芯片结构，本专利技术的DRAM芯片封装结构无需在封装基板中布设无源器件或不需要在封装基板中布设高密度的无源器件，可有效降低封装基板的制造成本；并且，本专利技术中的无源器件与有源器件间的传输线距离更短，更有利于芯片特定功能的发挥，还可降低传输线阻抗所致的功率损耗及焦耳热。
附图说明
[0042]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0043]图1为本专利技术一种DRAM芯片封装结构的示意图；
[0044]图2为本专利技术一种DRAM芯片封装结构的封装布局示意图；
[0045]图3为本专利技术一种DRAM芯片封装结构的制备方法中一种实施例的流程示意图；
[0046]图4
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图8为本专利技术一种DRAM芯片封装结构的制备方法中一种实施例步骤1的对应结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DRAM芯片封装结构，其特征在于，包括第四金属布线层和设置在其一侧的导电连接件，还包括设置在所述第四金属布线层另一侧的包封有多个芯片封装单元的第三塑封层；所述芯片封装单元包括金属布线层以及设置在其纵向两侧并与其电连接的芯片，所述金属布线层朝向所述第四金属布线层的一侧设有金属柱阵列，所述芯片封装单元通过金属柱阵列与所述第四金属布线层电连接；所述芯片包括SoC芯片以及设置在所述SoC芯片周围的多个HBM芯片。2.如权利要求1所述的一种DRAM芯片封装结构，其特征在于：所述SoC芯片设置在所述金属布线层上与所述金属柱阵列相对的位置，所述HBM芯片设置在所述金属布线层的上下两侧。3.如权利要求1或2所述的一种DRAM芯片封装结构，其特征在于：所述芯片还包括设置在所述SoC芯片周围的无源器件集成体。4.一种DRAM芯片封装结构的制备方法，其特征在于，包括如下步骤：制备包括第一金属布线层和第一芯片包封层的第一封装体；制备包括第二金属布线层和第二芯片包封层的第二封装体；将所述第一封装体的第一金属布线层与所述第二封装体的第二金属布线层键合，制作芯片封装单元；将一个或多个所述芯片封装单元通过金属布线层互联并包封，再制作导电连接件，得到DRAM芯片封装结构。5.如权利要求4所述的一种DRAM芯片封装结构的制备方法，其特征在于，所述制备包括第一金属布线层和第一芯片包封层的第一封装体，包括：在具有第一剥离层的第一载板上制作第一金属布线层；在所述第一金属布线层上制作导电部件并实现芯片与所述第一金属布线层的导通互联；包封所述芯片形成第一芯片包封层，得到第一封装体。6.如权利要求4所述的一种DRAM芯片封装结构的制备方法，其特征在于，所述将所述第一封装体的第一金属布线层与所述第二封装体的第二金属布线层键合，制作芯片封装单元，包括：在所述第二封装体的第二塑封层上制作第四剥离层和第四载板；通过解键合去除所述第三剥离层和第三载板；在所述金属布线层的基面上通过铜

【专利技术属性】
技术研发人员：梁新夫，李宗怿，丁晓春，王嘉炜，
申请(专利权)人：长电集成电路绍兴有限公司，
类型：发明
国别省市：