一种叠层ESDPowerClamp的偏置电压产生电路制造技术

本发明专利技术涉及一种叠层ESD Power Clamp的偏置电压产生电路。包括：第一FET晶体管、第二FET晶体管、第三FET晶体管、第四FET晶体管，第一电阻、第二电阻，直流电源VDD，和输出电压Vx；其中直流电源VDD连接第一FET晶体管，第一FET晶体管与第二FET晶体管之间连接第一电阻，第二FET晶体管与第三FET晶体管之间输出电压Vx，第三FET晶体管与第四FET晶体管之间连接第二电阻，所述第四FET晶体管接地。本发明专利技术的偏置电路既产生不随温度和工艺角变化而出现波动的稳定的偏置电压，又不增加芯片面积和功耗。输出电压Vx从第二FET晶体管和第三FET晶体管的源极引出，使得输出的电压不会随负载波动而发生变化，也即能够抑制负载电路的干扰。也即能够抑制负载电路的干扰。也即能够抑制负载电路的干扰。

【技术实现步骤摘要】
一种叠层ESD Power Clamp的偏置电压产生电路


[0001]本专利技术属于现代无线通信
，具体而言，涉及一种叠层ESD Power Clamp的偏置电压产生电路。

技术介绍

[0002]在现代先进的CMOS或SOI工艺中，随着工艺特征尺寸的不断缩小，晶体管耐压也随之降低，这给常规电源电压下的芯片应用提出了很大的挑战。例如，芯片应用需求为3.3V电源电压，但是工艺只提供耐压为1.8V的晶体管。特别在电源的ESD Power Clamp电路设计中，由于ESD路径需要流过非常大的电流(比如超过1A)，如果直接使用低耐压晶体管实现的Power Clamp单元接在电源和地之间，那么必定会导致晶体管击穿损坏。通常的解决方法是用两个或多个低耐压Power Clamp单元串联堆叠在电源和地之间，称为叠层Power Clamp结构，如图1所示。在图1中，电源VDD和地GND之间叠放了上下两个低耐压Power Clamp，如果单个低耐压Power Clamp的耐压为V1，那么这种结构可以将整个Power Clamp的耐压变成耐压V2，是耐压V1的两倍，这样就可以降低每个低耐压Power Clamp中晶体管超过耐压的可能性，同时又能提供安全的ESD大电流导电通道。
[0003]为了保证不发生晶体管超过耐压值而损坏的情况，必须要保证电源VDD与地GND的电压差，在叠层的各个低耐压Power Clamp之间平均分配。上下两个低耐压Power Clamp各自的电压差，即VDD
‑
VX、VX
‑<br/>GND，均不能超过耐压V1，其中，VX是上下两个低耐压Power Clamp连接处的中间电压。因此，电压VX必须设置为稳定的电压使得VDD
‑
VX和VX
‑
GND均小于耐压V1，而不能是浮动的，因为电压VX浮动会造成上下任意一个低耐压Power Clamp的电压差可能超过耐压V1。这样，我们就需要一个偏置电压产生电路以提供稳定的电压VX。
[0004]传统的偏置电压产生方案采用电阻分压的方式来实现，在电源VDD与地GND之间使用多个串联大电阻并获得一半VDD的中间电压，即VX＝VDD
÷
2，其中，电容C1用于滤波，如图2所示，采用电阻串联与电容并联的方式。包括第一电阻，第二电阻，第一电容。其中第一电阻上端与电源VDD连接，下端与第二电阻的上端相连，第二电阻的上端与第一电阻下端相连，下端接地，第一电容的上端与第一电阻的下端和第二电阻的上端相连，并且连接输出端VX,第一电容的下端与第二电阻的下端连接并一同接地。这种实现方案简单方便，但是也有一些缺点：1)为了降低偏置电压产生电路的静态电流以节省功耗，必须要求这些串联分压电阻R1、R2的阻值非常大，阻值越大，电阻占用的面积就越大，造成芯片面积大大的增加和浪费。这样就导致芯片功耗和芯片面积的两难选择。2)为了滤除电源VDD上的电压波动干扰，需要在VX与地之间加电容C1进行滤波，这样不仅会增加芯片面积，而且会减慢电压VX的上电速度，在电源VDD上电过程中，VX会有时间滞后，导致图1上支路的低耐压Power Clamp电压差VDD
‑
VX，在一定时间内超过耐压V1，造成晶体管击穿损坏。3)该电路产生的输出电压VX的负载驱动能力很弱，当负载上出现很大的波动干扰时，VX也会随之发生大的波动。

技术实现思路

[0005]针对现有技术中存在的上述技术问题，本专利技术提供一种叠层ESD Power Clamp的偏置电压产生电路。
[0006]本专利技术是这样实现的，
[0007]一种叠层ESD Power Clamp的偏置电压产生电路，包括：第一FET晶体管、第二FET晶体管、第三FET晶体管、第四FET晶体管，第一、第二电阻，直流电源VDD，和输出电压Vx；其中直流电源VDD连接第一FET晶体管，第一FET晶体管与第二FET晶体管之间连接第一电阻，第二FET晶体管与第三FET晶体管之间输出电压Vx，第三FET晶体管与第四FET晶体管之间连接第二电阻，所述第四FET晶体管接地。
[0008]进一步地，所述第一FET晶体管与第三FET晶体管为完全相同的P型晶体管，第二FET晶体管与第四FET晶体管为完全相同的N型晶体管；第一电阻和第二电阻完全相同。
[0009]进一步地，第一FET晶体管的源极与直流电源VDD相连，栅极与漏极相连，漏极与第一电阻相连；第二FET晶体管的漏极与第一电阻和自身栅极相连，源极与第三FET晶体管的源极相连；第三FET晶体管的源极与第二FET晶体管的源极相连，漏极与第二电阻相连，栅极与自身的漏极相连；第四FET晶体管的漏极与第二电阻相连，栅极与自身漏极相连，源极接地；输出电压Vx从第二、三晶体管的源极相连处引出。
[0010]进一步地，直流电源VDD和输出电压Vx之间的通路与输出电压Vx和地GND之间的通路完全对称，输出电压Vx的值是直流电源VDD的一半，即
[0011]本专利技术与现有技术相比，有益效果在于：
[0012]1、本专利技术P型FET管MP1、MP2，N型FET管MN1、MN2，均采用二极管连接形式，使得FET管能够在微弱的电流条件下导通工作，这样就可以极大地降低第一电阻和第二电阻的阻值，相应地节省了偏置电压产生电路的占用面积。
[0013]2、本专利技术的输出电压Vx从第二FET晶体管和第三FET晶体管的的源极引出，可以极大地增强输出电压的驱动能力，使得输出的电压不回随负载波动而发生变化，也即能够抑制负载电路的干扰。
[0014]3、本专利技术既能产生稳定的偏置电压，又不增加芯片面积和功耗，具有很好的抗温漂特性。而且，当工艺角发生偏差时，偏置电压Vx也几乎不会有较大的变化。
[0015]本专利技术的附加方面和优点将在下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0016]图1示出了一种叠层Power Clamp结构示意图；
[0017]图2示出了一种传统的偏置电压产生电路；
[0018]图3示出了本专利技术所述的一种叠层ESD Power Clamp的偏置电压产生电路；
[0019]图4示出了本专利技术产生的偏置电压Vx随温度变化的曲线。
具体实施方式
[0020]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合实施例，对本专利技术
进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0021]为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互结合。
[0022]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不限于下面公开的具体实施例的限制。
[0023]图3示出了本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠层ESD Power Clamp的偏置电压产生电路，其特征在于，包括：第一FET晶体管、第二FET晶体管、第三FET晶体管、第四FET晶体管，第一、第二电阻，直流电源VDD，和输出电压Vx；其中直流电源VDD连接第一FET晶体管，第一FET晶体管与第二FET晶体管之间连接第一电阻，第二FET晶体管与第三FET晶体管之间输出电压Vx，第三FET晶体管与第四FET晶体管之间连接第二电阻，所述第四FET晶体管接地。2.按照权利要求1所述的偏置电压产生电路，其特征在于，所述第一FET晶体管与第三FET晶体管为完全相同的P型晶体管，第二FET晶体管与第四FET晶体管为完全相同的N型晶体管；第一电阻和第二电阻完全相同...

【专利技术属性】
技术研发人员：陈浪，戈泽宇，陈力生，项勇，
申请(专利权)人：苏州悉芯射频微电子有限公司，
类型：发明
国别省市：