一种半导体器件及其制备方法技术

本发明专利技术涉及一种半导体器件及其制备方法，衬底；纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕于所述纳米堆栈部周围；源漏区；绝缘介质隔离层，设置于纳米片堆栈部全部沟道区和部分源漏区的底部衬底中。本发明专利技术通过集成工艺在GAA晶体管全部沟道区和部分源漏区底部形成绝缘介质隔离，降低或抑制GAA晶体管源漏之间的寄生衬底或Fin沟道漏电。寄生衬底或Fin沟道漏电。寄生衬底或Fin沟道漏电。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及半导体领域，尤其涉及一种半导体器件及其制备方法。

技术介绍

[0002]随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前主流的三维结构晶体管是FinFET。但是FinFET在5nm以下技术代面临巨大的挑战，而在最新发布的International Roadmap for Devices and Systems(IRDS)中，纳米片环栅晶体管(Nanosheet
‑
GAAFET)是3nm节点之后可以有效替代FinFET的关键器件，并且可以显著抑制短沟效应，提升器件的电流驱动性能。
[0003]目前，GAA stacked nanosheet FET的研究进展受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构是新型CMOS器件的热门研究方向。
[0004]GAA stacked nanosheet FET是在FinFET和Nanowire
‑
FET的基础上发展而来的一种具有环栅结构和水平纳米片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，Nanosheet
‑
GAAFET具有有效栅可调和垂直水平方向的堆叠设计也可显著增强器件的电流驱动性能。
[0005]但是，常规堆叠纳米片GAA
‑
FET的CMOS集成工艺中,通常需要在硅衬底(或阱区域)上进行与器件源漏掺杂类型相反的重掺杂，以削弱或避免源漏之间的衬底寄生沟道漏电。寄生衬底沟道(寄生FinFET)导致GAA器件特性劣化，短沟下栅控失效，重掺杂的衬底分别在源漏区域之间形成双边重掺杂PN结，从而增大了源漏区域的反向结漏电，并增加器件的整体漏电流。

技术实现思路

[0006]针对上述技术问题，本专利技术提出了一种新型半导体器件及其制备方法，通过集成工艺在GAA晶体管全部沟道区和部分源漏区底部形成绝缘介质隔离，降低或抑制GAA晶体管源漏之间的寄生衬底或Fin沟道漏电。
[0007]本专利技术采用了如下技术方案：
[0008]一种半导体器件，其特征在于：包括：
[0009]衬底；
[0010]纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；
[0011]环绕式栅极，其环绕于所述纳米堆栈部周围；
[0012]源漏区；
[0013]设置于纳米片堆栈部全部导电沟道区和部分源漏区的底部对应的底部衬底中。
[0014]同时本专利技术还公开了一种半导体器件的制备方法，包括如下步骤：
[0015]一种半导体器件的制备方法，其特征在于：包括如下步骤：
[0016]提供衬底；
[0017]在所述衬底上外延生长由第一半导体、第二半导体交替层叠的超晶格叠层；
[0018]刻蚀所述超晶格叠层，形成多个“工”字型鳍片；
[0019]在鳍片两侧沉积第一浅沟槽隔离区；
[0020]刻蚀掉上部部分第一浅沟槽隔离区，露出鳍片的衬底部分，并对露出鳍片的衬底部分进行刻蚀，刻蚀掉超晶格叠层的全部沟道区域及部分源漏区对应的衬底部分；
[0021]在刻蚀掉纳米堆栈部的全部沟道区域及部分源漏区的衬底部分，沉积绝缘介质隔离层；
[0022]在所述鳍片上形成假栅，并对鳍片进行刻蚀；
[0023]实现纳米片的沟道释放，其中所述纳米片形成的叠层构成为多个导电沟道；
[0024]形成环绕式栅极，环绕于纳米堆栈部周围。
附图说明
[0025]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
[0026]图1为本专利技术在衬底上生长超晶格叠层示意图。
[0027]图2为本专利技术在超晶格叠层上形成第一侧墙示意图。
[0028]图3为本专利技术在器件中定义的X
‑
X、Y
‑
Y、Y1
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Y1方向，分别为立体图和俯视图。
[0029]图4为本专利技术刻蚀超晶格叠层形成鳍片示意图。
[0030]图5为本专利技术形成第一浅沟槽隔离区、形成假栅、刻蚀第一浅沟槽隔离区沿垂直鳍线方向的纵向剖面示意图。。
[0031]图6为形成PAD区域分别沿X
‑
X、Y
‑
Y、Y1
‑
Y1方向纵向剖面示意图。
[0032]图7为沿X
‑
X线的剖面示意图，在假栅两侧形成第二侧墙、进行源漏刻蚀。
[0033]图8为本专利技术从外向内刻蚀掉部分第一半导体层、进一步沉积第二侧墙、刻蚀外层第二侧墙沿X
‑
X线的剖面示意图。
[0034]图9为本专利技术沉积掺杂的内侧墙绝缘介质层、刻蚀掉外层沉积掺杂的内侧墙绝缘介质层、沉积源漏区、对源漏区进行掺杂工艺沿X
‑
X线的剖面示意图。
[0035]图10为本专利技术沉积ILD0层介质层、去掉假栅、纳米沟道释放沿X
‑
X线的剖面示意图。
[0036]图11为形成金属栅沿、高K介质层、沉积ILD
‑
1介质层、接触孔光刻与刻蚀的剖面示意图。
[0037]图12为器件沿Y
‑
Y、Y1
‑
Y1方向纵向剖面图。
具体实施方式
[0038]以下，将参照附图来描述本专利技术的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以
避免不必要地混淆本专利技术的概念。
[0039]在附图中示出了根据本专利技术实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0040]在本专利技术的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0041]在本实施例中，提供一种用于制造半导体器件的方法。结合图1
‑
11为本专利技术的FET器件的制备工艺示意图，制备FET器件工艺本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于：包括：衬底；纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕于所述纳米堆栈部周围；源漏区；绝缘介质隔离层，设置于纳米片堆栈部全部导电沟道区和部分源漏区的底部对应的底部衬底中。2.根据权利要求1所述的半导体器件，其特征在于：所述半导体材料为Si或者SiGe。3.根据权利要求1所述的半导体器件，其特征在于：所述环绕式栅极由内到外依次包括高K介质层和金属栅。4.根据权利要求1所述的半导体器件，其特征在于：所述纳米片宽度范围为1
‑
100nm，厚度范围为1
‑
30nm，多个纳米片之间的间隔范围为3
‑
30nm。5.根据权利要求1所述的半导体器件，其特征在于：所述纳米片堆栈部的从俯视角度呈“工”字型。6.根据权利要求1所述的半导体器件，其特征在于：所述导电沟道长度范围为所述导电沟道长度范围为5
‑
500nm。7.根据权利要求3所述的半导体器件，其特征在于：所述高k介质层材料为HfO2、HfSiO
x
、HfON、HfSiON、HfAlO
x
、Al2O3、ZrO2、ZrSiO
x
、Ta2O5或La2O3的一种或几种的组合。8.根据权利要求3所述的半导体器件，其特征在于：所述金属栅材料为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa
x
、NiTa
x
，MoN
x
、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi
x
、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、Cr、Au、Cu、Ag、HfRu或RuO
x
的一种或几种的组合。9.根据权利要求1所述的半导体器件，其特征在于：部分源漏区对应的底部衬底...

【专利技术属性】
技术研发人员：殷华湘，曹磊，张青竹，姚佳欣，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：