本公开提出一种半导体装置。半导体装置包括第一通道区、第二通道区以及第一绝缘鳍片，第一绝缘鳍片插入在第一通道区与第二通道区之间。第一绝缘鳍片包括下部以及上部。下部包括填充材料。上部包括：第一介电层，在下部上，第一介电层为第一介电材料；第一盖层，在第一介电层上，第一盖层为第二介电材料，第二介电材料不同于第一介电材料；以及第二介电层，在第一盖层上，第二介电层为第一介电材料。第二介电层为第一介电材料。第二介电层为第一介电材料。
【技术实现步骤摘要】
半导体装置
[0001]本专利技术实施例涉及一种半导体装置及其形成方法，尤其涉及一种多栅极装置及其形成方法。
技术介绍
[0002]半导体装置被用于各种电子应用中，例如个人电脑、手机、数字相机以及其他电子设备。一般通过在半导体基板上依序沉积绝缘或介电层、导电层以及半导体层材料以制造半导体装置，并使用光刻对各种材料层进行图案化，以在其上形成电路组件及元件。
[0003]半导体产业通过持续减小最小部件尺寸以持续提高各种电子组件(例如晶体管、二极管、电阻、电容等)的整合密度，其允许将更多组件整合至给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
技术实现思路
[0004]本专利技术一些实施例提供一种半导体装置，包括：第一通道区以及第二通道区，第一通道区以及第二通道区在基板上方；以及第一绝缘鳍片，在基板上，第一绝缘鳍片插入(interposed)在第一通道区与第二通道区之间，第一绝缘鳍片包括：下部，包括填充材料；以及上部，包括：第一介电层，在下部上，第一介电层为第一介电材料；第一盖层，在第一介电层上，第一盖层为第二介电材料，第二介电材料不同于第一介电材料；以及第二介电层，在第一盖层上，第二介电层为第一介电材料。
[0005]本专利技术另一些实施例提供一种半导体装置，包括：第一源极/漏极区，在第一半导体鳍片上；第二源极/漏极区，在第二半导体鳍片上；以及第一绝缘鳍片，在第一源极/漏极区以及第二源极/漏极区之间，第一绝缘鳍片包括：底部，底部包括衬层以及填充材料，填充材料插入在衬层的侧壁之间；以及顶部，在底部上，顶部包括：第一高介电常数介电层；第二高介电常数介电层，在第一高介电常数介电层的内侧壁之间；以及第一盖层，在第一高介电常数介电层以及第二高介电常数介电层之间。
[0006]本专利技术又一些实施例提供一种形成半导体装置的方法，包括：在第一半导体鳍片以及第二半导体鳍片之间形成衬层；在衬层上方形成填充材料；凹蚀衬层以及填充材料，以在衬层以及填充材料上方定义第一开口；在第一开口的侧壁上以及底表面上形成第一高介电常数介电层；在第一高介电常数介电层上形成第一盖层；以及在第一盖层上形成第二高介电常数介电层。
附图说明
[0007]以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
[0008]根据本公开的一些实施例，图1以三维视图示出纳米结构场效晶体管
(nanostructure field
‑
effect transistors,nano
‑
FETs)的示例。
[0009]根据本公开的一些实施例，图2至图4、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8F、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13F、图14A至图14E、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C、图19A至图19C、图20A至图20C、图21A至图21C、图22A至图22C、图23A至图23C、图24A至图24C以及图25A至图25F为纳米FETs于制造中间阶段的剖面图。
[0010]附图标记如下：
[0011]50:基板
[0012]52:堆叠
[0013]54:半导体层
[0014]56:半导体层
[0015]58:掩模
[0016]62:半导体鳍片
[0017]64:纳米结构
[0018]66:纳米结构
[0019]68:通道区
[0020]72:隔离区(STI区)
[0021]74:牺牲层
[0022]76:牺牲间隔物
[0023]79:缝隙
[0024]80:上介电层
[0025]81:缝隙
[0026]82:绝缘鳍片
[0027]83:空隙
[0028]84:虚设栅极层
[0029]86:掩模层
[0030]94:虚设栅极
[0031]96:掩模
[0032]98:栅极间隔物
[0033]104:凹口
[0034]106:内间隔物
[0035]108:源极/漏极区
[0036]112:接触蚀刻停止层
[0037]114:层间电介质
[0038]116:凹口
[0039]118:开口
[0040]120:开口
[0041]124:栅极介电层
[0042]126:栅极电极层
[0043]127:开口
[0044]129:开口
[0045]130:栅极结构
[0046]132:隔离区
[0047]134:蚀刻停止层
[0048]136:层间电介质
[0049]142:栅极接触件
[0050]144:源极/漏极接触件
[0051]146:金属
‑
半导体合金区
[0052]500:密集区
[0053]600:稀疏区
[0054]1000:区域
[0055]1002:区域
[0056]108A:衬层
[0057]108B:主层
[0058]108C:完成层
[0059]50N:n型区
[0060]50P:p型区
[0061]78A:衬层
[0062]78B:填充材料
[0063]80A:高介电常数介电层
[0064]80B:盖层
[0065]80C:高介电常数介电层
[0066]80D:盖层
[0067]80E:高介电常数介电层
[0068]80F:盖层
[0069]80G:高介电常数介电层
[0070]80H:盖层
[0071]80I:高介电常数介电层
[0072]80J:盖层
[0073]80K:高介电常数介电层
[0074]D1:距离
[0075]D2:距离
[0076]H1:高度
[0077]T1:厚度
[0078]T10:厚度
[0079]T11:厚度
[0080]T2:厚度
[0081]T3:厚度
[0082]T4:厚度
[0083]T5:厚度
[0084]T6:厚度
[0085]T7:厚度
[0086]T8:厚度
[0087]T9:厚度
[0088]W1:宽度
[0089]W2:宽度
具体实施方式
[0090]以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：一第一通道区以及一第二通道区，该第一通道区以及该第二通道区在一基板上方；以及一第一绝缘鳍片，在该基板上，该第一绝缘鳍片插入在该第一通道区与该第二通道区之间，该第一绝缘鳍片包括：一下部，包括一填充材料；以及一上部...
【专利技术属性】
技术研发人员：张壬泓，柳依秀，林宥霆，张志仲，赵高毅，郭俊铭，彭远清，林颂恩，赵家峥，柯忠廷，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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