用于触发器的时序电路布置制造技术

本申请涉及用于触发器的时序电路布置。一种集成电路，包括第一时间延迟电路、第二时间延迟电路和具有门控输入电路和传输门的主从触发器。第一时间延迟电路具有被配置为接收第一时钟信号的第一输入端和具有被配置为生成第二时钟信号的第一输出端。第二时间延迟电路具有被配置为接收第二时钟信号的第二输入端和具有被配置为生成第三时钟信号的第二输出端。传输门被配置为接收用于控制传输门的传输状态的第一时钟信号和第二时钟信号。门控输入电路被配置为具有由第二时间延迟电路的第二输出端处的第三时钟信号控制的输入传输状态。输出端处的第三时钟信号控制的输入传输状态。输出端处的第三时钟信号控制的输入传输状态。

【技术实现步骤摘要】
用于触发器的时序电路布置


[0001]本公开涉及用于触发器的时序电路布置。

技术介绍

[0002]集成电路(IC)小型化的最新趋势已产生了消耗较低功率但以较高速度提供更多功能的较小的器件。小型化工艺还产生了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证用于集成电路的标准单元布局设计，同时确保标准单元布局设计和制造规范被满足。

技术实现思路

[0003]根据本公开的第一方面，提供了一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号；主从触发器，所述主从触发器具有门控输入电路、主锁存器、从锁存器、以及耦合在所述主锁存器和所述从锁存器之间的传输门，其中，所述主锁存器耦合在所述门控输入电路和所述传输门之间；并且其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态，并且所述门控输入电路被配置为具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。
[0004]根据本公开的第二方面，提供了一种操作主从触发器的方法，所述主从触发器具有耦合在门控输入电路和传输门之间的主锁存器，所述方法包括：生成相对于第一时钟信号有延迟的第二时钟信号；生成相对于所述第二时钟信号有延迟的第三时钟信号；将所述第一时钟信号和所述第二时钟信号发送到所述传输门，以改变所述传输门的传输状态；以及利用所述第三时钟信号来控制所述门控输入电路的输入传输状态。
[0005]根据本公开的第三方面，提供了一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号，其中，所述第一时间延迟电路还包括第一栅极导体，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号，其中，所述第二时间延迟电路还包括第二栅极导体，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交；其中，所述第一时间延迟电路包括第一栅极通孔连接部，所述第一栅极通孔连接部与第一栅极导体直接接触，所述第一栅极导体位于所述第一区域中的第一类型有
源区域结构的顶部；并且其中，所述第二时间延迟电路包括第二栅极通孔连接部，所述第二栅极通孔连接部与第二栅极导体直接接触，所述第二栅极导体位于所述第二区域中的第二类型有源区域结构的顶部。
附图说明
[0006]在结合附图阅读下面的具体实施方式时，可以通过下面的具体实施方式最佳地理解本公开的各方面。要意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可以被任意地增大或缩小。
[0007]图1A
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1B是根据一些实施例的主从触发器和用于生成针对主从触发器的时钟信号的时序电路的电路图。
[0008]图2是根据一些实施例的时序电路中的各种时钟信号和主从触发器中的各种数据信号的时序图。
[0009]图3A
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3B是根据一些实施例的图1A
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1B中的主从触发器和时序电路的一个具体实施方式的电路图。
[0010]图4A
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4B是根据一些实施例的图1A
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1B中的主从触发器和时序电路的一个具体实施方式的电路图。
[0011]图5A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
[0012]图5B
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5D是根据一些实施例的图5A中的布局图所指定的时序电路的截面图。
[0013]图5E是根据一些实施例的图5A中的布局图的一部分的等效电路。
[0014]图6A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
[0015]图6B
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6D是根据一些实施例的图6A中的布局图所指定的时序电路的截面图。
[0016]图7A是根据一些实施例的图3B和图4B中的时序电路的一些部分的布局图。
[0017]图7B
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7D是根据一些实施例的图7A中的布局图所指定的时序电路的截面图。
[0018]图7E是根据一些实施例的图7A中的布局图的一部分的等效电路。
[0019]图8A
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8B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路880的电路图。
[0020]图8C是根据一些实施例的时序电路中的各种时钟信号和主从触发器中的各种数据信号的时序图。
[0021]图9A
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9B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
[0022]图10A
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10B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
[0023]图11A
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11B是根据一些实施例的主从触发器和用于提供驱动该主从触发器的时钟信号的时序电路的电路图。
[0024]图12是根据一些实施例的对主从触发器进行操作的方法的流程图。
[0025]图13是根据一些实施例的电子设计自动化(EDA)系统的框图。
[0026]图14是根据一些实施例的集成电路(IC)制造系统的框图和与之相关联的IC制造流程。
具体实施方式
[0027]以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。为了简化本公开，下面描述了组件、值、操作、材料、布置等的具体示例。当然，这些仅是示例而旨在进行限制。考虑到其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征之上或第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可能不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0028]此外，本文可使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一时间延迟电路，所述第一时间延迟电路具有第一输入端和第一输出端，所述第一输入端被配置为接收第一时钟信号，所述第一输出端被配置为根据所述第一时钟信号来生成第二时钟信号；第二时间延迟电路，所述第二时间延迟电路具有第二输入端和第二输出端，所述第二输入端被配置为接收所述第二时钟信号，所述第二输出端被配置为根据所述第二时钟信号来生成第三时钟信号；主从触发器，所述主从触发器具有门控输入电路、主锁存器、从锁存器、以及耦合在所述主锁存器和所述从锁存器之间的传输门，其中，所述主锁存器耦合在所述门控输入电路和所述传输门之间；并且其中，所述传输门被配置为接收所述第一时钟信号和所述第二时钟信号以控制所述传输门的传输状态，并且所述门控输入电路被配置为具有输入传输状态，所述输入传输状态由所述第二时间延迟电路的所述第二输出端处的所述第三时钟信号控制。2.根据权利要求1所述的集成电路，其中，所述第二时间延迟电路是或非门。3.根据权利要求1所述的集成电路，其中，所述第一时间延迟电路还包括第一栅极导体和与所述第一栅极导体直接接触的第一栅极通孔连接部，其中，所述第一栅极导体与第一区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第一栅极通孔连接部的至少一部分位于所述第一类型有源区域结构的顶部。4.根据权利要求1所述的集成电路，其中，所述第二时间延迟电路还包括第二栅极导体和与所述第二栅极导体直接接触的第二栅极通孔连接部，其中，所述第二栅极导体与第二区域中的第一类型有源区域结构和第二类型有源区域结构相交，并且其中，所述第二栅极通孔连接部的至少一部分位于所述第二类型有源区域结构的顶部。5.根据权利要求1所述的集成电路，其中，所述第一时间延迟电路的第一驱动强度大于所述第二时间延迟电路的第二驱动强度。6.根据权利要求5所述的集成电路，其中，所述第一时间延迟电路还包括两个栅极导体，所述两个栅极导体中的每个栅极导体与第一类型有源区域结构和第二类型有源区域结构相交，并且所述两个栅极导体中的每个栅极导体被配置为接收所述第一时钟信号。7.一...

【专利技术属性】
技术研发人员：线怀鑫，孟庆超，周阳，谢尚志，
申请(专利权)人：台积电南京有限公司，
类型：发明
国别省市：