存储设备和操作存储设备的方法技术

存储设备包括非易失性存储器件和控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列。存储单元阵列包括正常单元区域、奇偶校验单元区域和冗余单元区域。第一位线连接到正常单元区域和奇偶校验单元区域，第二位线连接到冗余单元区域。存储器控制器包括用于产生奇偶校验数据的纠错码(ECC)引擎。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。对应的区域中。对应的区域中。

【技术实现步骤摘要】
存储设备和操作存储设备的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年2月8日在韩国知识产权局(KIPO)递交的韩国专利申请10
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2021
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0017619的优先权，其全部公开通过引用并入本文。


[0003]示例实施例总体上涉及存储器件，并且更具体地涉及存储设备和操作存储设备的方法。

技术介绍

[0004]半导体存储器件分类为易失性存储器和非易失性存储器。易失性存储器中存储的数据在断电后会丢失。非易失性存储器中存储的数据即使在断电后也会保留。闪存器件是非易失性存储器件的示例。闪存器件具有大容量存储能力、相对高的抗噪能力和低功率操作。因此，闪存器件被用于各种领域。例如，诸如智能手机或平板个人计算机(PC)的移动系统可以采用闪存作为存储介质。
[0005]半导体存储器件的存储容量随着制造工艺的发展而增加。随着半导体存储器件的集成度增加，缺陷存储单元的数量增加并且半导体存储器件的产量降低。可以使用冗余存储单元或者可以执行纠错码(ECC)操作来修复缺陷存储单元。半导体存储器件的产量和性能可以取决于这种修复方案的效率。

技术实现思路

[0006]至少一个示例性实施例提供了一种存储设备，该存储设备能够提高冗余单元区域的可用性并提高纠错码(ECC)引擎的纠错效率。
[0007]至少一个示例性实施例提供了一种操作存储设备的方法，该存储设备能够提高冗余单元区域的可用性并提高ECC引擎的纠错效率。
[0008]根据示例实施例，存储设备包括非易失性存储器件和用于控制至少一个非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列、页缓冲器电路和地址解码器。存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元。第一位线连接到正常单元区域和奇偶校验单元区域。第二位线连接到冗余单元区域。页缓冲器电路通过第一位线和第二位线连接到存储单元阵列。地址解码器通过多个字线连接到存储单元阵列。存储器控制器包括纠错码(ECC)引擎，该ECC引擎通过对要存储在正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。
[0009]根据示例实施例，提供一种操作存储设备的方法，该存储设备包括非易失性存储
器件和控制非易失性存储器件的存储器控制器。根据该方法，由存储器控制器中的纠错码(ECC)引擎通过对要存储在非易失性存储器件的存储单元阵列中的正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，所述非易失性存储器件的存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。对连接到正常单元区域和奇偶校验单元区域的第一位线中的第一缺陷位线执行列修复。存储器控制器将附加列地址分配给第一缺陷位线和连接到冗余单元区域的第二位线。非易失性存储器件将奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中。
[0010]根据示例实施例，存储设备包括非易失性存储器件和用于控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列、页缓冲器电路和地址解码器。存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元。第一位线连接到正常单元区域和奇偶校验单元区域。第二位线连接到冗余单元区域。页缓冲器电路通过第一位线和第二位线连接到存储单元阵列。地址解码器通过多个字线连接到存储单元阵列。存储器控制器包括纠错码(ECC)引擎，该ECC引擎通过对要存储在正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。非易失性存储器件还包括控制电路。控制电路控制页缓冲器电路对缺陷位线中的第一缺陷位线执行列修复，所述缺陷位线与缺陷列中的给定一个相关联。控制电路对缺陷位线中的第二缺陷位线的至少一部分跳过列修复，将第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中，并且响应于来自存储器控制器的请求而将缺陷列地址信息提供给存储器控制器。ECC引擎选择性地使用缺陷列地址信息，并基于来自非易失性存储器件的奇偶校验数据对从至少一个非易失性存储器件读取的用户数据执行ECC解码。
[0011]因此，非易失性存储器件将正常单元区域中的未修复的缺陷位线的列地址存储在信息块中作为缺陷列地址信息。存储器控制器将附加列地址分配给修复的位线和第二位线，该第二位线耦接到与修复正常单元区域中的缺陷位线相关联的冗余单元区域。非易失性存储器件将奇偶校验数据的一部分存储在与附加地分配的列地址相对应的区域中。存储器控制器中的ECC引擎基于缺陷列地址信息和具有增加的比特的奇偶校验数据对用户数据执行ECC解码。因此，存储设备可以提高纠错效率并且可以提供冗余单元区域的可用性。
附图说明
[0012]根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。
[0013]图1是示出了根据示例实施例的电子设备的框图。
[0014]图2是示出了根据示例实施例的图1中的存储设备的框图。
[0015]图3是示出了根据示例实施例的图2的存储设备中的存储器控制器的框图。
[0016]图4是示出了根据示例实施例的图3的存储器控制器中的ECC引擎的示例的框图。
[0017]图5是示出了根据示例实施例的图2的存储设备中的非易失性存储器件的框图。
[0018]图6是示出了图5中的存储单元阵列的框图。
[0019]图7是示出了图6中的存储块中的一个的电路图。
[0020]图8示出了图7的存储块中的单元串的结构的示例。
[0021]图9是示出了根据示例实施例的图5的非易失性存储器件中的控制电路的框图。
[0022]图10是示出了根据示例实施例的图5的非易失性存储器件中的电压发生器的框图。
[0023]图11是示出了根据示例实施例的图5的非易失性存储器件中的存储单元阵列的示例的框图。
[0024]图12A是示出了当图12A中的存储单元阵列中包括的存储单元是3比特三级单元时存储单元的阈值电压分布的曲线图。
[0025]图12B是示出了图12A的曲线图中的存储单元的阈值电压改变的情况的曲线图。
[0026]图13是用于说明根据示例实施例的确定纠错所需的读取电压的电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储设备，包括：非易失性存储器件，包括：存储单元阵列，包括正常单元区域、奇偶校验单元区域和与修复所述正常单元区域和所述奇偶校验单元区域中的缺陷列相关联的冗余单元区域，所述存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元，所述第一位线连接到所述正常单元区域和所述奇偶校验单元区域，所述第二位线连接到所述冗余单元区域；页缓冲器电路，通过所述第一位线和所述第二位线连接到所述存储单元阵列；以及地址解码器，通过多个字线连接到所述存储单元阵列，以及存储器控制器，被配置为控制所述非易失性存储器件，其中，所述存储器控制器包括纠错码ECC引擎，所述ECC引擎被配置为通过对要存储在所述正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，其中，所述存储器控制器被配置为：将所述用户数据存储在所述正常单元区域中，控制所述非易失性存储器件对所述第一位线中的第一缺陷位线执行列修复，所述第一缺陷位线中的每一个与所述缺陷列中的给定一个相关联，将附加列地址分配给所述第一缺陷位线和所述第二位线，以及将所述奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中。2.根据权利要求1所述的存储设备，其中，所述存储设备还包括：控制电路，被配置为控制所述页缓冲器电路对缺陷位线中的所述第一缺陷位线执行所述列修复，所述缺陷位线中的每一个具有给定的缺陷列，其中，所述控制电路被配置为对所述缺陷位线中的第二缺陷位线的至少一部分跳过所述列修复，并且被配置为将所述第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中，以及其中，所述存储单元阵列包括竖直堆叠在衬底上的多个单元串。3.根据权利要求2所述的存储设备，其中：所述控制电路被配置为：基于所述第二缺陷位线的错误属性将所述第二缺陷位线分为第一组缺陷位线和第二组缺陷位线，所述第一组缺陷位线具有1
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错误，所述1
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错误指示0的比特值被错误地读出为1的比特值，以及所述第二组缺陷位线具有0
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错误，所述0
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错误指示1的比特值被错误地读出为0的比特值。4.根据权利要求3所述的存储设备，其中，所述控制电路被配置为：在对所述非易失性存储器件的测试序列期间，基于对所述正常单元区域中的所述信息块执行编程操作和读取操作，将所述缺陷列地址信息存储在所述信息块中。5.根据权利要求4所述的存储设备，其中，所述控制电路被配置为：在所述信息块中对包括全0的比特值的数据进行编程；通过将第一测试读取电压施加到所述字线中的所述信息块的第一字线，来确定输出1的比特值的存储单元具有所述1
‑
错误，所述第一测试读取电压的电平小于所述信息块中的编程存储单元的阈值电压；以及
通过将第二测试读取电压施加到所述信息块的所述第一字线，来确定输出0的比特值的存储单元具有所述0
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错误，所述第二测试读取电压的电平大于所述信息块中的所述编程存储单元的所述阈值电压。6.根据权利要求2所述的存储设备，其中，所述控制电路被配置为：响应于来自所述存储器控制器的请求而向所述存储器控制器提供所述缺陷列地址信息，其中，所述存储器控制器还包括：缓冲器，被配置为存储所述缺陷列地址信息；以及处理器，被配置为控制所述ECC引擎，其中，所述ECC引擎包括：存储器，用于存储ECC；ECC编码器，被配置为基于所述ECC对所述用户数据执行ECC编码以产生所述奇偶校验数据；以及ECC解码器，被配置为选择性地使用所述缺陷列地址信息，并且被配置为基于读取的所述奇偶校验数据对从所述非易失性存储器件读取的所述用户数据执行ECC解码。7.根据权利要求6所述的存储设备，其中：所述ECC编码器被配置为对所述用户数据执行所述ECC编码以产生包括第一奇偶校验数据和第二奇偶校验数据在内的所述奇偶校验数据；以及所述控制电路被配置为将所述第一奇偶校验数据存储在所述奇偶校验单元区域中，并且被配置为将所述第二奇偶校验数据存储在所述冗余单元区域中。8.根据权利要求7所述的存储设备，其中：所述控制电路被配置为：通过使用所述冗余单元区域的至少一个冗余位线对所述第一缺陷位线的一部分执行所述列修复；以及所述ECC解码器被配置为：通过使用所述第一奇偶校验数据对使用默认读取电压读取的所述用户数据执行硬判决解码。9.根据权利要求8所述的存储设备，其中，所述ECC引擎被配置为：响应于具有错误的所述用户数据，通过使用软判决读取电压、所述第一奇偶校验数据、所述第二奇偶校验数据和所述缺陷列地址信息对所述用户数据执行软判决解码，所述软判决读取电压相对于在所述硬判决解码中使用的硬判决读取电压具有偏移。10.根据权利要求6所述的存储设备，其中，所述非易失性存储器件包括多个非易失性存储器件，以及其中，所述缓冲器被配置为存储与所述多个非易失性存储器件中的每一个相关联的所述缺陷列地址信息。11.根据权利要求2所述的存储设备，其中，响应于所述存储器控制器将所述附加列地址分配给所述缺陷位线，所述控制电路配置为：响应于来自所述存储器控制器的编程命令，从所述信息块中读取所述缺陷列地址信息；基于所读取的缺陷列地址信息来控制所述页缓冲器电路禁用所述第二缺陷位线；以及
控制所述地址解码器将第一编程脉冲施加到所述字线中的与所述编程命令相关联的目标字线。12.根据权利要求2所述的存储设备，其中，响应于存储器控制器将所述附加列地址分配给所述缺陷位线，所述控制电路被配置为：响应于来自所述存储器控制器的编程命令而控制所述地址解码器，使得所述地址解码器将验证电压施加到所述字线中的与所述编程命令相关联的目标字线，以及其中，所述验证电压用于检测具有0
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错误的第一类型缺陷位...

【专利技术属性】
技术研发人员：朴世桓，金真怜，徐荣德，申东旻，张俊锡，曹诚敏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：