一种带符号的多比特存内计算装置制造方法及图纸

本发明专利技术涉及一种带符号的多比特存内计算装置，涉及存内计算领域，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元的输出的第一输出数据和第二输出数据相加后输出。本发明专利技术降低了占用面积和功耗。相加后输出。本发明专利技术降低了占用面积和功耗。相加后输出。本发明专利技术降低了占用面积和功耗。

【技术实现步骤摘要】
一种带符号的多比特存内计算装置


[0001]本专利技术涉及存内计算
，特别是涉及一种带符号的多比特存内计算装置。

技术介绍

[0002]随着深度卷积神经网络（DCNNs）在人工智能等领域的逐步发展，需要越来越多得考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。

技术实现思路

[0003]本专利技术的目的是提供一种带符号的多比特存内计算装置，降低了占用面积和功耗。
[0004]为实现上述目的，本专利技术提供了如下方案：一种带符号的多比特存内计算装置，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元输出的第一输出数据和第二输出数据相加后输出；所述乘累加读出计算模块包括多个正负结合模块和多个ADC模块，所述正负结合模块、所述ADC模块和所述乘累加运算单元的数量相同，各所述乘累加运算单元均连接一个所述正负结合模块，每个所述正负结合模块均连接一个所述ADC模块；所述正负结合模块用于将对应所述乘累加运算单元输出的第一输出数据和第二输出数据进行相加，获得模拟的电压值，所述ADC模块用于将输入的所述模拟的电压值转换为数字值后输出。
[0005]可选地，所述乘累加运算单元包括多行计算单元，每行的计算单元均包括第一列子单元和第二列子单元；所述第一列子单元包括第一6T
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SRAM、管M7、管M8、第一与门、第二与门和反相器；所述第二列子单元包括第二6T
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SRAM、第三6T
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SRAM、管N1、管N2、管N3、管N4、管N5和管N6；管N1、管N3和管N5的尺寸相同，管N2、管N4和管N6的尺寸相同；管N1是管N2尺寸的两倍；在所述第一列子单元中，第一6T
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SRAM的第一权重节点与管M7的第一端连接，第一6T
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SRAM的第二权重节点与管M8的第一端连接，管M7的第二端与字线WLn连接，管M8的第二端与字线WLp连接，管M7的第三端、管M8的第三端、所述第一与门的第一输入端和所述反相器的输入端共点连接，所述第一与门的第二输入端连接所述输入信号，所述反相器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端连接所述输入信号；在所述第二列子单元中，所述第一与门的输出端分别与管N1的第一端和管N2的第一端连接，管N1的第二端和管N2的第二端连接，所述第二与门的输出端分别与管N3的第一端和管N4的第一端连接，管N3的第二端和管N4的第二端连接，第二6T
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SRAM的第一权重节点
与管N5的第一端连接，管N1的第三端和管N3的第三端均与管N5的第二端连接，管N5的第三端连接公共端VSS，第三6T
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SRAM的第一权重节点与管N6的第一端连接，管N2的第三端和管N4的第三端均与管N6的第二端连接，管N6的第三端连接公共端VSS；各行计算单元中管N1的第二端均与读位线RBLP连接，管N3的第二端均与读位线RBLN连接，读位线RBLP作为所述第一输出数据与所述乘累加读出计算模块连接，读位线RBLN作为所述第二输出数据与所述乘累加读出计算模块连接。
[0006]可选地，所述乘累加运算单元包括32行计算单元。
[0007]可选地，所述多比特乘累加模块包括8个乘累加运算单元。
[0008]可选地，还包括字线驱动模块，所述字线驱动模块用于分别为第一6T
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SRAM、第二6T
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SRAM和第三6T
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SRAM的权重存储提供字线WL的控制。
[0009]可选地，还包括位线驱动模块，所述位线驱动模块用于分别为第一6T
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SRAM、第二6T
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SRAM和第三6T
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SRAM的权重存储提供位线BL和位线BLB的控制。
[0010]可选地，第一6T
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SRAM、第二6T
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SRAM和第三6T
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SRAM的结构相同，均包括管M1、管M2、管M3、管M4、管M5和管M6，管M1的第一端和管M5的第一端连接，管M2的第一端和管M6的第一端连接，管M3的第一端和管M4的第一端均与字线WL连接，管M3的第二端分别与管M1的第二端和管M5的第二端连接，管M4的第二端分别与管M2的第二端和管M6的第二端连接，管M1的第三端和管M2的第三端均连接电源VDD，管M5的第三端和管M6的第三端均连接公共端VSS，管M1的第二端与管M2的第一端连接，管M2的第二端与管M1的第一端连接；各行计算单元中，第一6T
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SRAM中管M3的第三端均连接位线BLB3，管M4的第三端均连接位线BL3；第二6T
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SRAM中管M3的第三端均连接位线BLB2，管M4的第三端均连接位线BL2；第三6T
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SRAM中管M3的第三端均连接位线BLB1，管M4的第三端均连接位线BL1。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术公开了一种带符号的多比特存内计算装置，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；乘累加读出计算模块用于将各乘累加运算单元的输出的第一输出数据和第二输出数据相加后输出，避免了传统的计算加权模块中较多电容对整体面积和功耗的影响，在小面积低功耗的情况下实现了带符号的多比特乘累加存内计算，降低了占用面积的同时降低了功耗。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术一种带符号的多比特存内计算装置结构示意图；图2为乘累加运算单元结构示意图；图3为乘累加读出计算模块结构示意图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]本专利技术的目的是提供一种带符号的多比特存内计算装置，降低了占用面积和功耗。
[0016]为使本专利技术的上述目的、特征和优点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带符号的多比特存内计算装置，其特征在于，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元输出的第一输出数据和第二输出数据相加后输出；所述乘累加读出计算模块包括多个正负结合模块和多个ADC模块，所述正负结合模块、所述ADC模块和所述乘累加运算单元的数量相同，各所述乘累加运算单元均连接一个所述正负结合模块，每个所述正负结合模块均连接一个所述ADC模块；所述正负结合模块用于将对应所述乘累加运算单元输出的第一输出数据和第二输出数据进行相加，获得模拟的电压值，所述ADC模块用于将输入的所述模拟的电压值转换为数字值后输出。2.根据权利要求1所述的带符号的多比特存内计算装置，其特征在于，所述乘累加运算单元包括多行计算单元，每行的计算单元均包括第一列子单元和第二列子单元；所述第一列子单元包括第一6T
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SRAM、管M7、管M8、第一与门、第二与门和反相器；所述第二列子单元包括第二6T
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SRAM、第三6T
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SRAM、管N1、管N2、管N3、管N4、管N5和管N6；管N1、管N3和管N5的尺寸相同，管N2、管N4和管N6的尺寸相同；管N1是管N2尺寸的两倍；在所述第一列子单元中，第一6T
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SRAM的第一权重节点与管M7的第一端连接，第一6T
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SRAM的第二权重节点与管M8的第一端连接，管M7的第二端与字线WLn连接，管M8的第二端与字线WLp连接，管M7的第三端、管M8的第三端、所述第一与门的第一输入端和所述反相器的输入端共点连接，所述第一与门的第二输入端连接所述输入信号，所述反相器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端连接所述输入信号；在所述第二列子单元中，所述第一与门的输出端分别与管N1的第一端和管N2的第一端连接，管N1的第二端和管N2的第二端连接，所述第二与门的输出端分别与管N3的第一端和管N4的第一端连接，管N3的第二端和管N4的第二端连接，第二6T
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SRAM的第一权重节点与管N5的第一端连接，管N1的第三端和管N3的第三端均与管N5的第二端连接，管N5的第三端连接公共端VSS，第三6T
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【专利技术属性】
技术研发人员：乔树山，陶皓，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：