【技术实现步骤摘要】
电性测试结构及电性测试方法
[0001]本专利技术涉及集成电路
,尤其涉及一种电性测试结构及电性测试方法。
技术介绍
[0002]随着平面型闪存存储器的发展,半导体的生产工艺取得了巨大的进步。但是最近几年,平面型闪存的发展遇到了各种挑战:物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下,为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本,各种不同的三维(3D)闪存存储器结构应运而生,例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
[0003]为了确保3D NAND等半导体器件的性能,需要采用包括多个待测结构和多个焊垫的电性测试结构来实施电性测试。但是,当前的电性测试结构在对一个待测结构进行电性测试的过程中,易对其他的待测结构(例如与进行测试的待测结构相邻的待测结构)产生干扰,从而影响后续对其他的待测结构实施电性测试。
[0004]因此,如何减小电性测试过程中待测结构之间的干扰,确保电性测试顺利、稳定的进行,是当前亟待解决的技术问题。
技术实现思路
[0005]本专利技术提供一种电性测试结构及电性测试方法,用于解决电性测试过程中待测结构之间易相互干扰的问题,以确保电性测试过程顺利、稳定的进行。
[0006]为了解决上述问题,本专利技术提供了一种电性测试结构,包括:
[0007]多个待测组件,每个所述待测组件包括一待测结构、以及与所述待测结构电连接的保护结构;
[0008]多个焊垫,每一所述待测组件连接两个所述焊垫,且 ...
【技术保护点】
【技术特征摘要】
1.一种电性测试结构,其特征在于,包括:多个待测组件,每个所述待测组件包括一待测结构、以及与所述待测结构电连接的保护结构;多个焊垫,每一所述待测组件连接两个所述焊垫,且每一所述焊垫能够同时连接两个所述待测组件,每一所述待测组件内的所述保护结构用于控制所述待测结构与所述焊垫之间是否导通。2.根据权利要求1所述的电性测试结构,其特征在于,还包括:测试组件,包括测试结构,所述测试结构分别与多个所述焊垫电连接,用于向所述焊垫施加测试信号。3.根据权利要求1所述的电性测试结构,其特征在于,所述保护结构包括电流单向导通元件。4.根据权利要求3所述的电性测试结构,其特征在于,所述电流单向导通元件为晶体管。5.根据权利要求3所述的电性测试结构,其特征在于,所述电流单向导通元件为二极管。6.根据权利要求5所述的电性测试结构,其特征在于,在同一个所述待测组件中,所述待测结构与所述保护结构串联连接。7.根据权利要求6所述的电性测试结构,其特征在于,在与两个所述焊垫连接的一个所述待测组件中,所述待测结构的输入端连接一个所述焊垫,所述保护结构的第一端连接所述待测结构的输出端、所述保护结构的第二端连接另一个所述焊垫,且所述保护结构在电流自所述第一端输入时正向导通、在所述电流自所述第二端输入时反偏截止。8.根据权利要求6所述的电性测试结构,其特征在于,在与同一所述焊垫连接的两个所述待测组件中,一个所述待测组件中的所述保护结构的第二端连接该待测组件中的所述待测结构的输入端,另一个所述待测组件中的所述保护结构的第一端连接该待测组件中的所述待测结构的输出端,且所述保护结构在电流自所述第一端输入时正向导通、在所述电流自所述第二端输入时反偏截止。9.根据权利要求5所述的电性测试结构,其特征在于,所述待测结构为电介质击穿电压测试结构,且每个所述待测组件中的所述保护结构的反偏击穿电压与所述待测结构的预估击穿电压之和均大于各个所述待测结构中的最大预估击穿电压。10.根据权利要求1所述的电性测试结构,其特征在于,所述待测结构为栅氧电容结构、金属
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绝缘体
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金属电容结构或者金属
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氧化物
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金属电容结构。11.根据权利要求4所述的电性测试结构,其特征在于,所述电流单向导通元件为三极管;在与两个所述焊垫连接的一个所述待测组件中,所述待测结构的输入端连接一个所述焊垫、所述待测结构的输出端通过所述保护结构的输入端,所述保护结构的输出端与另一个所述焊垫连接。12.根据权利要求1所述的电性测试结构,其特征在于,所述待测组件还包括:控制电路,连接所述保护结构的控制端,用于控制所述保护结构的输入端与所述保护结构的输出端是否导通。
13.根据权利要求1所述的电性测试结构,其特征在于,还包括:衬底,所述衬底包括芯片...
【专利技术属性】
技术研发人员:于奎龙,
申请(专利权)人:长江存储科技有限责任公司,
类型:发明
国别省市:
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