用于异构存储器系统的信令技术方案

一种存储器控制器通过异构存储器通道与非易失性存储类存储器(SCM)模块对接，并且包括用于接收存储器访问命令的命令队列。存储器接口队列耦合到命令队列以保存导出命令。非易失性命令队列耦合到命令队列以用于存储置于存储器接口队列中的非易失性读取命令。仲裁器从命令队列中选择条目，并将它们置于存储器接口队列中以在异构存储器通道上传输。控制电路耦合到异构存储器通道以用于从非易失性SCM模块接收就绪响应，所述就绪响应指示响应数据可用于非易失性读取命令，并且响应于接收到就绪响应，导致发送命令被置于存储器接口队列中以用于命令非易失性SCM模块发送响应数据。用于命令非易失性SCM模块发送响应数据。用于命令非易失性SCM模块发送响应数据。

【技术实现步骤摘要】
【国外来华专利技术】用于异构存储器系统的信令

技术介绍

[0001]计算机系统通常将廉价且高密度的动态随机存取存储器(DRAM)芯片用于主存储器。现今销售的大部分DRAM芯片与由电子装置工程联合委员会(JEDEC)颁布的各种双倍数据速率(DDR)DRAM标准兼容。DDR存储器控制器用于根据已发布的DDR标准管理各种存储器访问代理与DDR DRAM之间的接口。
[0002]具有持久性存储装置的非易失性双列直插式存储器模块(“NVDIMM
‑
P”)是可以用于代替标准DDR DIMM但是包括持久性存储器的一种存储类存储器。然而，这些存储器具有非确定性访问延时，并且可能具有可能会暂时延迟对非易失性存储器的访问的板载介质管理活动，因此这些存储器需要握手协议来就来自NVDIMM
‑
P的数据的可用性通知主机控制器。JEDEC正在开发一种事务协议以减轻这种非确定性对性能的影响，以提供启用乱序事务和堆栈命令的能力。
附图说明
[0003]图1以框图形式示出了现有技术中已知的加速处理单元(APU)和存储器系统；
[0004]图2以框图形式示出了根据一些实施方案的适用于在类似于图1的APU中使用的存储器控制器；
[0005]图3以框图形式示出了根据一些实施方案的一对存储器通道和一个APU；
[0006]图4以图形形式示出了根据一些实施方案的处置存储器访问命令的过程；
[0007]图5以图形形式示出了图4的过程的其他部分；
[0008]图6以图形形式示出了图4和图5的过程的又其他部分；<br/>[0009]图7是根据一些实施方案的用于处置存储器访问请求的过程的流程图。
[0010]在以下描述中，不同附图中使用的相同的附图标记来指示类似或相同的项目。除非另外指出，否则词语“耦合”及其相关动词形式包括直接连接和通过本领域中已知的装置进行的间接电气连接这两者，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式的间接电气连接的替代实施方案。
具体实施方式
[0011]存储器控制器与至少一个非易失性存储类存储器(SCM)模块对接。存储器控制器包括命令队列、存储器接口队列、非易失性命令队列(NV队列)、仲裁器和控制电路。命令队列具有用于接收包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入的存储器访问命令的第一输入以及输出，并且具有多个条目。存储器接口队列具有耦合到命令队列的输出的输入，以及用于耦合到异构存储器通道的输出，所述异构存储器通道耦合到至少一个非易失性SCM模块。NV队列耦合到命令队列的输出以用于存储置于存储器接口队列中的非易失性读取命令。仲裁器耦合到命令队列以用于从命令队列中选择条目，并将它们置于存储器接口队列中从而使它们在异构存储器通道上传输。控制电路适于耦合到异构存储器通道以用于从非易失性SCM模块接收就绪响应，所述就绪响应
指示响应数据可用于非易失性读取命令中的相关联非易失性读取命令，并且作为响应，导致发送命令被置于存储器接口队列中以用于命令非易失性SCM模块发送响应数据。
[0012]一种方法包括接收多个存储器访问请求，所述多个存储器访问请求包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入。将用于执行存储器访问请求的存储器访问命令置于存储器接口队列中，并将存储器访问命令从存储器接口队列传输到连接到非易失性存储类存储器(SCM)模块的异构存储器通道。所述方法包括将置于存储器接口队列中的非易失性读取命令存储在NV队列中。从非易失性SCM模块接收到就绪响应，所述就绪响应指示响应数据可用于非易失性读取命令中的相关联非易失性读取命令。作为响应，所述方法包括将用于命令非易失性SCM模块发送响应数据的发送命令置于存储器接口队列中。
[0013]一种数据处理系统包括：中央处理单元；数据结构，所述数据结构耦合到中央处理单元；以及存储器控制器，所述存储器控制器耦合到数据结构以用于执行来自中央处理单元的存储器请求。存储器控制器包括命令队列、存储器接口队列、NV队列、仲裁器和控制电路。命令队列具有用于接收包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入的存储器访问命令的第一输入以及输出，并且具有多个条目。存储器接口队列具有耦合到命令队列的输出的输入，以及用于耦合到异构存储器通道的输出，所述异构存储器通道耦合到至少一个非易失性SCM模块。NV队列耦合到命令队列的输出以用于存储置于存储器接口队列中的非易失性读取命令。仲裁器耦合到命令队列以用于从命令队列中选择条目，并将它们置于存储器接口队列中从而使它们在异构存储器通道上传输。控制逻辑耦合到所述异构存储器通道以用于从非易失性SCM模块接收就绪响应，所述就绪响应指示响应数据可用于非易失性读取命令中的相关联非易失性读取命令，并且响应于接收到就绪响应，导致发送命令被置于存储器接口队列中以用于命令非易失性SCM模块发送响应数据。
[0014]图1以框图形式示出了现有技术中已知的加速处理单元(APU)100和存储器系统130。APU 100是适合于用作主机数据处理系统中的处理器的集成电路，并且大致上包括中央处理单元(CPU)核心联合体110、图形核心120、一组显示引擎122、存储器管理集线器140、数据结构125、一组外围控制器160、一组外围总线控制器170以及系统管理单元(SMU)180。
[0015]CPU核心联合体110包括CPU核心112和CPU核心114。在该示例中，CPU核心联合体110包括两个CPU核心，但是在其他实施方案中，CPU核心联合体110可以包括任意数量的CPU核心。CPU核心112和114中的每一者双向地连接到系统管理网络(SMN)，这形成了控制结构；并连接到数据结构125，并且能够向数据结构125提供存储器访问请求。CPU核心112和114中的每一者可以为单一核心，或者还可以是带共享诸如缓存等某些资源的两个或更多个单一核心的核心联合体。
[0016]图形核心120是高性能图形处理单元(GPU)，其能够以高度集成且并行的方式执行图形操作，诸如顶点处理、片段处理、明暗处理、纹理混合等。图形核心120双向地连接到SMN和数据结构125，并且能够向数据结构125提供存储器访问请求。就此而言，APU 100可以支持其中CPU核心联合体110和图形核心120共享同一存储器空间的统一存储器架构，或其中CPU核心联合体110和图形核心120共享存储器空间的一部分同时图形核心120还使用CPU核心联合体110不可访问的专用图形存储器的存储器架构。
[0017]显示引擎122渲染并光栅化通过图形核心120生成的对象以便显示在监视器上。图形核心120和显示引擎122双向地连接到公共的存储器管理集线器140以便统一转变成存储器系统130中的适当地址，而存储器管理集线器140双向地连接到数据结构125以用于生成此类存储器访问并接收从存储器系统返回的读取数据。
[0018]数据结构125包括交叉交换机以用于在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器控制器，其包括：命令队列，所述命令队列具有用于接收包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入的存储器访问命令的第一输入以及输出，并且具有多个条目；存储器接口队列，所述存储器接口队列具有耦合到所述命令队列的所述输出的输入，以及用于耦合到异构存储器通道的输出，所述异构存储器通道耦合到至少一个非易失性存储类存储器(SCM)模块；非易失性命令队列(NV队列)，所述非易失性命令队列耦合到所述命令队列的所述输出以用于存储置于所述存储器接口队列中的非易失性读取命令；仲裁器，所述仲裁器耦合到所述命令队列以用于从所述命令队列中选择条目，并将它们置于所述存储器接口队列中从而使它们在所述异构存储器通道上传输；以及控制电路，所述控制电路适于耦合到所述异构存储器通道以用于从所述非易失性SCM模块接收就绪响应，所述就绪响应指示响应数据能用于所述非易失性读取命令中的相关联非易失性读取命令，并且响应于接收到所述就绪响应，导致发送命令被置于所述存储器接口队列中以用于命令所述非易失性SCM模块发送所述响应数据。2.根据权利要求1所述的存储器控制器，其中所述控制电路还适于检测已经从所述非易失性SCM模块接收到响应数据和相关联的标识符，并且作为响应，使用所述相关联的标识符在所述非易失性队列中标识所述相关联的非易失性读取命令，并从所述非易失性队列中移除所述相关联的非易失性读取命令。3.根据权利要求1所述的存储器控制器，其中在将所述存储器访问命令置于所述存储器接口队列中之前，所述仲裁器将非易失性存储器读取命令与其他非易失性读取命令或易失性读取命令分组。4.根据权利要求3所述的存储器控制器，其中在将所述发送命令置于所述存储器接口队列之前，所述仲裁器将所述发送命令与非易失性读取命令或易失性读取命令分组。5.根据权利要求1所述的存储器控制器，其中：所述存储器控制器能操作以在所述相关联的非易失性读取命令之后的非确定性时间段之后接收所述就绪响应；以及在所述非确定性时间段期间，所述存储器控制器能操作以执行其他存储器访问命令，并将它们从所述存储器接口队列中移除。6.根据权利要求1所述的存储器控制器，其中所述控制电路在所述异构存储器通道的与所述存储器接口队列在其上接收对所述存储器访问命令的响应的子通道分离的子通道上接收所述就绪响应。7.一种方法，其包括：接收多个存储器访问请求，所述多个存储器访问请求包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入；将用于执行所述存储器访问请求的存储器访问命令置于所述存储器接口队列中，并将所述存储器访问命令从所述存储器接口队列传输到异构存储器通道，所述异构存储器通道耦合到非易失性存储类存储器(SCM)模块；将置于所述存储器接口队列中的所述非易失性读取命令存储在非易失性命令队列(NV
队列)中；以及从所述非易失性SCM模块接收就绪响应，所述就绪响应指示响应数据能用于所述非易失性读取命令中的相关联非易失性读取命令，并且响应于接收到所述就绪响应，将用于命令所述非易失性SCM模块发送所述响应数据的发送命令置于所述存储器接口队列中。8.根据权利要求7所述的方法，其还包括从所述非易失性SCM模块接收所述响应数据和相关联的标识符，并且作为响应，使用所述相关联的标识符在所述NV队列中标识所述相关联的非易失性读取命令，提供所述响应数据以执行相关联的非易失性读取请求，并从所...

【专利技术属性】
技术研发人员：詹姆斯，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：