半导体器件及形成方法技术

本申请公开一种半导体器件及形成方法，包括：提供半导体基底，基底表面形成有栅极结构，位于栅极结构两侧的基底内形成有掺杂区；在栅极结构表面形成保护层，保护层全面覆盖栅极结构的表面并部分暴露掺杂区；在基底上形成介质层，介质层覆盖基底和保护层，保护层与介质层的材料不同；选择性刻蚀介质层至基底表面，形成第一接触孔，第一接触孔底部至少暴露部分掺杂区。通过在栅极结构表面形成保护层，保护层不会被刻蚀掉，即使发生对位偏移时，后续刻蚀和填充金属后，防止了半导体器件发生短路现象，降低了半导体器件对光刻机对位精度的要求、提高了工艺稳定性。提高了工艺稳定性。提高了工艺稳定性。

【技术实现步骤摘要】
半导体器件及形成方法


[0001]本申请涉及半导体制造
，具体涉及一种半导体器件及形成方法。

技术介绍

[0002]缩小元胞尺寸(cell pitch)是目前SiC(碳化硅)基平面MOSFET(金氧半场效晶体管)发展的一个重要方向，其中接触孔尺寸的缩小对元胞尺寸的缩小起着重要作用，而接触孔与前层次的对位通常依靠光刻机的对准来实现，当发生对位偏移时，后续刻蚀和填充金属后，半导体器件会发生短路现象。
[0003]因此，降低光刻机对位精度要求，提高工艺稳定性是目前亟待解决的问题。

技术实现思路

[0004]鉴于此，本申请提供一种半导体器件及形成方法，以解决现有的半导体器件对光刻机对位精度要求高、工艺稳定性差的问题。
[0005]本申请提供的一种半导体器件的形成方法，包括：提供半导体基底，所述基底表面形成有栅极结构，位于所述栅极结构两侧的所述基底内形成有掺杂区；在所述栅极结构表面形成保护层，所述保护层全面覆盖所述栅极结构的表面并部分暴露所述掺杂区；在所述基底上形成介质层，所述介质层覆盖所述基底和保护层，所述保护层与所述介质层的材料不同；选择性刻蚀所述介质层至所述基底表面，形成第一接触孔，所述第一接触孔底部至少暴露部分所述掺杂区。
[0006]可选的，所述选择性刻蚀所述介质层的步骤，包括：所述介质层和所述保护层的刻蚀选择比大于预设数值以选择性刻蚀所述介质层。
[0007]可选的，所述预设数值为8～12。
[0008]可选的，当光刻过程的对位偏移量大于预设偏移阈值时，所述第一接触孔还暴露出部分所述保护层。
[0009]可选的，还包括：在所述第一接触孔内填充金属形成导电柱，在所述介质层、暴露的所述保护层和暴露所述掺杂区表面形成导电层并电连接至所述掺杂区，所述导电柱与所述导电层接触构成电连接结构。
[0010]可选的，所述保护层的材料包括氮化硅以及氮化铝中的至少一种。
[0011]可选的，所述栅极结构侧壁的保护层具有第一厚度；所述栅极结构的上表面的保护层具有第二厚度；所述第一厚度大于等于第二厚度。
[0012]可选的，所述第一厚度和/或所述第二厚度的厚度范围为
[0013]可选的，所述介质层的材料包括二氧化硅、碳氧化硅以及氮氧化硅中的至少一种。
[0014]可选的，所述半导体器件的形成方法还包括：刻蚀所述保护层和部分所述介质层，形成第二接触孔，所述第二接触孔暴露所述栅极结构的顶部；在所述第二接触孔内填充金属以形成栅极接触结构。
[0015]本申请还提供一种半导体器件，包括：半导体基底，所述基底表面形成有刻蚀后的
栅极结构，位于所述栅极结构两侧的所述基底内形成有掺杂区；保护层，所述保护层覆盖所述栅极结构的表面并部分暴露所述掺杂区；介质层，所述介质层覆盖所述栅极结构和保护层的表面，所述保护层与所述介质层的材料不同；电连接结构，所述电连接结构包括贯穿所述介质层，且电连接至所述掺杂区的导电柱。
[0016]可选的，当光刻过程的对位偏移量大于预设偏移阈值时，所述介质层部分覆盖所述保护层；所述电连接结构还包括：导电层，所述导电层覆盖所述介质层和暴露的所述保护层；所述导电柱与所述导电层接触。
[0017]可选的，所述保护层的材料包括氮化硅以及氮化铝中的至少一种；所述介质层的材料包括二氧化硅、碳氧化硅以及氮氧化硅中的至少一种。
[0018]可选的，覆盖所述栅极结构侧壁的所述保护层的厚度为第一厚度；覆盖所述栅极结构的上表面的厚度为第二厚度；所述第一厚度和/或所述第二厚度的厚度范围为
[0019]可选的，所述掺杂区包括第一类型掺杂区和第二类型掺杂区，所述第一类型掺杂区与所述第二类型掺杂区毗邻，所述第一类型掺杂区位于所述基底内的两侧边缘处；覆盖所述栅极结构侧壁的所述保护层与所述基底的两侧边缘保持水平距离，以使得所述保护层至少暴露部分所述第一类型掺杂区。
[0020]可选的，所述第一类型掺杂区和所述第二类型掺杂区作为所述半导体器件的源极；所述基底包括衬底和位于所述衬底表面的外延层，所述栅极结构形成于所述外延层表面；所述衬底的与所述外延层相对的另一表面内形成有漏极。
[0021]可选的，所述导电柱底部同时电连接所述第一类型掺杂区和所述第二类型掺杂区。
[0022]本申请上述半导体器件及形成方法，通过在所述栅极结构表面形成保护层，所述保护层全面覆盖所述栅极结构的表面并部分暴露所述掺杂区，再在基底上形成介质层，所述介质层覆盖所述基底和保护层，所述保护层与所述介质层的材料不同，在后续使用光刻机对位刻蚀所述介质层形成第一接触孔时，由于所述第一接触孔底部至少暴露部分所述掺杂区，在选择性刻蚀所述介质层的过程中，所述保护层不会被刻蚀掉，即使发生对位偏移时，后续刻蚀和填充金属后，由于保护层的存在，且该保护层全面覆盖所述栅极结构的表面，所以防止了后续填充的金属与栅极结构接触，即防止了半导体器件发生短路现象，降低了半导体器件对光刻机对位精度的要求、提高了工艺稳定性。
附图说明
[0023]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为现有的一种理想对位的结构示意图；
[0025]图2为现有的一种对位发生偏移时的结构示意图；
[0026]图3为后续对上述图2中发生对位偏移的半导体器件进行刻蚀和填充金属后的结构示意图；
[0027]图4为本申请一实施例的半导体器件的形成方法的流程示意图；
[0028]图5至图9为本申请一实施例的半导体器件的形成过程的结构示意图；
[0029]图10至图11为本申请一实施例的半导体器件的形成过程的结构示意图；
[0030]图12为本申请一实施例的半导体器件的结构示意图。
具体实施方式
[0031]如
技术介绍
中所述，现有技术的半导体器件具有对光刻机对位精度要求高、工艺稳定性差的问题。
[0032]专利技术人研究发现，缩小元胞尺寸(cell pitch)是目前SiC基平面MOSFET发展的一个重要方向，其中接触孔尺寸的缩小对元胞尺寸的缩小起着重要作用，而接触孔与前层次的对位通常依靠光刻机的对准来实现，对光刻机对位精度要求较高，工艺稳定性要好。请参考图1，为现有的一种理想对位的结构示意图，半导体器件包括基底和栅极结构组成的结构1，栅极结构位于基底上，对应结构1中的凸起部分。半导体器件还包括覆盖栅极结构的介质层2，以及位于介质层2上的图形化掩膜层3。图形化掩膜层3通过光刻刻蚀工艺进行图形化，以定义后续待在介质层2内形成的接触孔的位置和形状。专利技术人发现，该半导体器件中，当对图形化掩膜层3进行图形化过程中，光刻过程对位偏移量较小，即图形化掩膜层3定义的接触孔位置的对位达到理想状态时，半导体器件中的栅极结构完全位于图形化掩膜本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供半导体基底，所述基底表面形成有栅极结构，位于所述栅极结构两侧的所述基底内形成有掺杂区；在所述栅极结构表面形成保护层，所述保护层全面覆盖所述栅极结构的表面并部分暴露所述掺杂区；在所述基底上形成介质层，所述介质层覆盖所述基底和保护层，所述保护层与所述介质层的材料不同；选择性刻蚀所述介质层至所述基底表面，形成第一接触孔，所述第一接触孔底部至少暴露部分所述掺杂区。2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述选择性刻蚀所述介质层的步骤，包括：所述介质层和所述保护层的刻蚀选择比大于预设数值以选择性刻蚀所述介质层。3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述预设数值为8～12。4.根据权利要求3所述的半导体器件的形成方法，其特征在于，当光刻过程的对位偏移量大于预设偏移阈值时，所述第一接触孔还暴露出部分所述保护层。5.根据权利要求4所述的半导体器件的形成方法，其特征在于，还包括：在所述第一接触孔内填充金属形成导电柱，在所述介质层、暴露的所述保护层和暴露所述掺杂区表面形成导电层并电连接至所述掺杂区，所述导电柱与所述导电层接触构成电连接结构。6.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述保护层的材料包括氮化硅以及氮化铝中的至少一种。7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述栅极结构侧壁的保护层具有第一厚度；所述栅极结构的上表面的保护层具有第二厚度；所述第一厚度大于等于第二厚度。8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一厚度和/或所述第二厚度的厚度范围为9.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述介质层的材料包括二氧化硅、碳氧化硅以及氮氧化硅中的至少一种。10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述半导体器件的形成方法还包括：刻蚀所述保护层和部分所述介质层，形成第二接触孔，所述第二接触孔暴露所述...

【专利技术属性】
技术研发人员：魏峰，相奇，
申请(专利权)人：广东芯粤能半导体有限公司，
类型：发明
国别省市：