本公开提出一种半导体装置。半导体装置包括在基底上方的第一半导体堆叠件，其中第一半导体堆叠件包括彼此分离并沿着基本垂直于基底顶面的方向堆叠的第一半导体层；第二半导体堆叠件位于基底上方，其中第二半导体堆叠件包括彼此分离且沿着基本垂直于基底顶面的方向堆叠的第二半导体层；在第一半导体层的边缘部分之间和在第二半导体层的边缘部分之间的内部间隔物；以及位于第一和第二半导体堆叠件之间的一块体源极/漏极部件，其中块体源极/漏极部件通过第一气隙与基底分隔开，且块体源极/漏极部件通过第二气隙与内部间隔物分隔开。漏极部件通过第二气隙与内部间隔物分隔开。漏极部件通过第二气隙与内部间隔物分隔开。
【技术实现步骤摘要】
半导体装置
[0001]本专利技术实施例内容涉及一种半导体装置，尤其涉及一种可以减少漏电流的半导体装置，以增进所制得的半导体装置的性能。
技术介绍
[0002]集成电路(IC)产业经历了指数级的成长。已经引入了多栅极装置(multi
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gate devices)，以通过增加栅极
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通道耦合(gate
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channel coupling)和降低关闭状态的电流(off
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state current)来改善栅极控制。这样的多栅极装置的其中一种是纳米片装置(nanosheet device)。纳米片装置基本上是指具有通道区域的任何装置，且此通道区域包括分离的多个半导体通道，以及形成在半导体通道的不止一侧上(例如，围绕半导体通道)的一栅极结构或部分的栅极结构。在某些情况下，纳米片装置也可称为纳米线装置(nanowire device)、纳米环装置(nanoring device)、栅极环绕装置、全绕式栅极(gate
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all
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around，GAA)装置或是多通道桥接装置(multi
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channel bridge device)。纳米片晶体管是与传统的互补金属氧化物半导体(CMOS)制造的工艺相容，并且允许晶体管可依照比例将尺寸缩小。
[0003]然而，制造纳米片晶体管是存在着各种挑战的。例如，在传统的纳米片装置中，源极/漏极(S/D)部件是从基底和通道半导体层外延生长的。源极/漏极部件和基底之间可能会出现漏电流路径(leakage path)，这可能会导致电流漏电到基底的深处。在一些实施例中，源极/漏极部件可以物理性的连接围绕金属栅极的内部间隔物(inner spacers)。因此，对于薄的内部间隔物，可能会出现源极/漏极(S/D)部件和金属栅极之间的高寄生电容。此外，与双栅极装置(double gate device)(由源极/漏极部件、通道层和环绕的金属栅极所形成)相比，底部单栅极装置(bottom single gate device)(由金属栅极的底部形成、源极/漏极部件以及基底)可能由于较少的栅极控制而产生大量漏电流的问题。因此，实需要更进一步的改良。
技术实现思路
[0004]本专利技术的一些实施例提供一种半导体装置。此半导体装置包括：在一基底上方的第一半导体堆叠件(first semiconductor stack)，其中前述的第一半导体堆叠件包括彼此分离并沿着基本上垂直于前述的基底的一顶面的一方向堆叠的多个第一半导体层；第二半导体堆叠件(second semiconductor stack)位于前述基底的上方，其中前述的第二半导体堆叠件包括彼此分离且沿着基本上垂直于前述的基底的前述顶面的方向堆叠的多个第二半导体层；在前述第一半导体层的边缘部分之间和在前述第二半导体层的边缘部分之间的内部间隔物(inner spacers)；以及位于前述第一半导体堆叠件和前述第二半导体堆叠件之间的一块体源极/漏极部件(bulk source/drain(S/D)feature)，其中前述的块体源极/漏极部件通过一第一气隙(first air gap)与前述的基底分隔开来，并且前述的块体源极/漏极部件是通过第二气隙(second air gaps)而与前述的内部间隔物分隔开来。
[0005]本专利技术的一些实施例提供一种半导体装置的形成方法，包括在一基底的上方交替形成多个第一半导体层和多个第二半导体层，其中前述的第一半导体层和前述的第二半导体层包括不同的材料，并且沿着基本上垂直于前述基底的前述的顶面的一方向堆叠；在前述的第一半导体层和前述的第二半导体层上方形成虚置栅极结构；沿着前述的虚置栅极结构的侧壁形成一源极/漏极沟槽(source/drain(S/D)trench)；在前述的源极/漏极沟槽的一底面上形成一隔离层；以及在前述的源极/漏极沟槽中形成一块体源极/漏极部件(bulk S/D feature)，其中前述的块体源极/漏极部件与前述的隔离层分隔开来。
[0006]本专利技术的一些实施例又提供一种半导体装置的形成方法包括：在一基底的上方交替地形成多个第一半导体层和多个第二半导体层，其中前述的第一半导体层和前述的第二半导体层包括不同的材料，并且沿着基本上垂直于前述基底的一顶面的一方向堆叠。在前述的第一半导体层和前述的第二半导体层的通道区域的上方形成虚置栅极结构(dummy gate structures)；去除前述的第一半导体层和前述的第二半导体层的一源极/漏极区域，以形成源极/漏极沟槽(source/drain(S/D)trench)，使得前述第一半导体层和前述第二半导体层被前述源极/漏极沟槽所截断，且前述基底的一凹陷表面暴露于前述源极/漏极沟槽中；形成一隔离层，前述的隔离层覆盖暴露于前述源极/漏极沟槽中的前述基底的前述凹陷表面；以及在截断的前述第一半导体层之间外延的生长半导体材料，以形成前述的块体源极/漏极部件。
附图说明
[0007]通过以下的详细描述配合所附附图，可以更加理解本专利技术实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
[0008]图1示出了根据本公开的一些实施例的用于制造一示例性的半导体装置的示例方法的流程图。
[0009]图2是根据本公开一些实施例的半导体装置的一初始结构的三维示意图。
[0010]图3
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图14示出了根据本公开的一些实施例的方法的中间阶段，沿着图2中所示的剖面线A
‑
A
’
所绘制的半导体装置的剖面示意图。
[0011]附图标记如下：
[0012]1100:方法
[0013]1102,1104,1106,1108,1110,1112,1114:步骤
[0014]200:装置(半导体装置)
[0015]202:基底
[0016]204:隔离结构
[0017]210:堆叠件(半导体堆叠)
[0018]210A:半导体层(通道半导体层)
[0019]210B:半导体层
[0020]212:衬层
[0021]214:虚置栅极电极
[0022]216:硬质掩模层(栅极硬质掩模)
[0023]220:虚置栅极结构
[0024]222:栅极间隔物
[0025]224:源极/漏极沟槽
[0026]224T:源极/漏极沟槽的顶部
[0027]224B:源极/漏极沟槽的底部
[0028]226',226:隔离层
[0029]228:内部间隔物
[0030]230:缓冲部件
[0031]240:源极/漏极部件(块体源极/漏极部件)
[0032]244,246:气隙
[0033]248,256:层间介电层
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【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：在一基底上方的第一半导体堆叠件，其中多个所述第一半导体堆叠件包括第一半导体层，多个所述第一半导体层彼此分离并且沿着基本上垂直于该基底的一顶面的一方向堆叠；位于该基底的上方的第二半导体堆叠件，其中该第二半导体堆叠件包括第二半导体层，多个所述第二半导体层彼此分离并且沿着基本上垂直于该基底的该顶...
【专利技术属性】
技术研发人员：吴旭升，梁英强，尚慧玲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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