半导体装置及其制造方法制造方法及图纸

目的在于得到能够抑制饱和电流的波动的半导体装置及其制造方法。本发明专利技术涉及的半导体装置具有：基板；第1导电型的漂移层，设置于该基板的上表面侧；第2导电型的基极层，设置于该漂移层的该上表面侧；该第1导电型的上部半导体层，设置于该基极层的上表面侧；第1电极，设置于该基板的该上表面，与该上部半导体层电连接；第2电极，设置于该基板的该背面；沟槽，从该基板的该上表面起将该上部半导体层和该基极层贯穿而延伸至该漂移层为止；以及栅极电极，设置于该沟槽的内部，该沟槽的内侧面具有第1面和设置于比该第1面更靠下方处的第2面，该第2面相对于该第1面而向该沟槽的内侧倾斜，该第1面与该第2面的交点设置于比该基极层更靠下方处。方处。方处。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术涉及半导体装置及其制造方法。

技术介绍

[0002]在专利文献1中，公开了沟槽型的纵型MOSFET(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor)。就该MOSFET而言，成为栅极的沟槽的形状是如γ字这样朝向沟槽内部的凸的形状。其结果，沟槽的表面积减小，能够降低栅极
‑
源极间、栅极
‑
漏极间的电容，能够缩短通断时间。
[0003]专利文献1：日本特开平11
‑
111983号公报
[0004]就专利文献1的半导体装置而言，沟槽形状呈γ字型，因此，在具有沟道的部位处产生倾斜。因此，饱和电流的波动有可能变大。

技术实现思路

[0005]本专利技术就是为了解决上述课题而提出的，其目的在于得到能够抑制饱和电流的波动的半导体装置及其制造方法。
[0006]本专利技术涉及的半导体装置具有：基板，其具有上表面和与该上表面相反侧的背面；第1导电型的漂移层，其设置于该基板的该上表面侧；与该第1导电型不同的第2导电型的基极层，其设置于该漂移层的该上表面侧；该第1导电型的上部半导体层，其设置于该基极层的该上表面侧；第1电极，其设置于该基板的该上表面，与该上部半导体层电连接；第2电极，其设置于该基板的该背面；沟槽，其从该基板的该上表面将该上部半导体层和该基极层贯穿而延伸至该漂移层为止；以及栅极电极，其设置于该沟槽的内部，该沟槽的内侧面具有第1面和设置于比该第1面更靠下方处的第2面，该第2面相对于该第1面而向该沟槽的内侧倾斜，该第1面与该第2面的交点设置于比该基极层更靠下方处。
[0007]在本专利技术涉及的半导体装置的制造方法中，在具有上表面和与该上表面相反侧的背面的基板的该上表面侧形成第1导电型的漂移层，在该漂移层的该上表面侧形成与该第1导电型不同的第2导电型的基极层，在该基极层的该上表面侧形成该第1导电型的上部半导体层，通过蚀刻而形成从该基板的该上表面延伸至比该基极层更靠下方的深度为止的第1沟槽，实施与该第1沟槽的形成时相比提高蚀刻气体的压力、与该第1沟槽的形成时相比使蚀刻所使用的离子的加压电压下降、或者设为与该第1沟槽的形成时相比伴随蚀刻而产生的副产物更容易沉积的条件中的至少一者，从该第1沟槽的底部进行蚀刻，形成第2沟槽，在该基板的该上表面形成与该上部半导体层电连接的第1电极，在该基板的该背面形成第2电极，在由该第1沟槽和该第2沟槽形成的沟槽的内部形成栅极电极。
[0008]专利技术的效果
[0009]就本专利技术涉及的半导体装置及其制造方法而言，第1面与相对于第1面而向沟槽的内侧倾斜的第2面之间的交点设置于比基极层更靠下方处。由此，能够抑制饱和电流的波动。
附图说明
[0010]图1是实施方式1涉及的半导体装置的俯视图。
[0011]图2是将图1在A
‑
A直线切断而得到的剖视图。
[0012]图3是图2的放大图。
[0013]图4是实施方式1涉及的沟槽周边的放大图。
[0014]图5是表示在基板形成漂移层、基极层及发射极层后的状态的图。
[0015]图6是表示对基板进行蚀刻后的状态的图。
[0016]图7是表示从第1沟槽的底部进行蚀刻而形成第2沟槽后的状态的图。
[0017]图8是第1对比例涉及的半导体装置的剖视图。
[0018]图9是第2对比例涉及的半导体装置的剖视图。
[0019]图10是实施方式1涉及的半导体装置的剖视图。
[0020]图11是表示集电极电流对栅极电压的依赖性的特性图。
[0021]图12是交点的深度T
C
相对于基极层的深度T
B
之比与集电极电流的波动的相关图。
[0022]图13是T
C
/T
B
相对于沟槽的深度的相关图。
[0023]图14是对实施方式1涉及的半导体装置的构造进行说明的图。
[0024]图15是实施方式2涉及的半导体装置的剖视图。
[0025]图16是实施方式3涉及的半导体装置的剖视图。
[0026]图17是实施方式4涉及的半导体装置的剖视图。
[0027]图18是实施方式5涉及的半导体装置的剖视图。
[0028]图19是实施方式6涉及的半导体装置的剖视图。
[0029]图20是实施方式7涉及的半导体装置的剖视图。
具体实施方式
[0030]参照附图，对各本实施方式涉及的半导体装置及其制造方法进行说明。对相同或相应的结构要素标注相同的标号，有时省略重复说明。
[0031]实施方式1
[0032]图1是实施方式1涉及的半导体装置100的俯视图。图2是将图1在A
‑
A直线切断而得到的剖视图。半导体装置100例如是IGBT(Insulated Gate Bipolar Transistor)。半导体装置100例如被用作电力半导体装置。
[0033]半导体装置100具有基板50，该基板50具有上表面50a和与上表面50a相反侧的背面50b。基板50为n型，例如由Si形成。n型对应于第1导电型，p型对应于第2导电型。各层的导电型也可以相反。
[0034]在基板50的上表面50a侧设置n型的漂移层20。在漂移层20的上表面50a侧设置p型的基极层24。在基极层24的上表面50a侧设置n型的发射极层23。发射极层23对应于上部半导体层。在基极层24的上表面50a侧设置p型的接触层25。发射极层23和接触层25分别形成于基极层24的上表面50a侧的一部分。
[0035]在基板50的背面50b侧形成n型的缓冲层21。在缓冲层21的背面50b侧形成有p型的集电极层22。
[0036]在基板50形成沟槽12。沟槽12从基板50的上表面50a起将发射极层23和基极层24
贯穿而延伸至漂移层20。沟槽12的内侧面由栅极绝缘膜13覆盖。在沟槽12的内部隔着栅极绝缘膜13而埋设有栅极电极14。层间绝缘膜15将栅极电极14的上表面覆盖。栅极电极14与图1所示的栅极焊盘19电连接。
[0037]在基板50形成有多个单元区域40。各单元区域40具有发射极层23、基极层24、接触层25、栅极电极14及层间绝缘膜15。在基板50的上表面50a设置与发射极层23电连接的发射极电极10。发射极电极10对应于第1电极。发射极电极10形成于多个单元区域40之上。发射极电极10与发射极层23、基极层24、接触层25连接。栅极电极14通过层间绝缘膜15而与发射极电极10绝缘。在基板50的背面50b形成有集电极(collector)电极(electrode)11。集电极电极11对应于第2电极。
[0038]图3是图2的放大图。图4是实施方式1涉及的沟槽12周边的放大图。就沟槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，具有：基板，其具有上表面和与所述上表面相反侧的背面；第1导电型的漂移层，其设置于所述基板的所述上表面侧；与所述第1导电型不同的第2导电型的基极层，其设置于所述漂移层的所述上表面侧；所述第1导电型的上部半导体层，其设置于所述基极层的所述上表面侧；第1电极，其设置于所述基板的所述上表面，与所述上部半导体层电连接；第2电极，其设置于所述基板的所述背面；沟槽，其从所述基板的所述上表面将所述上部半导体层和所述基极层贯穿而延伸至所述漂移层为止；以及栅极电极，其设置于所述沟槽的内部，所述沟槽的内侧面具有第1面和设置于比所述第1面更靠下方处的第2面，所述第2面相对于所述第1面而向所述沟槽的内侧倾斜，所述第1面与所述第2面的交点设置于比所述基极层更靠下方处。2.根据权利要求1所述的半导体装置，其特征在于，从所述基板的所述上表面至所述交点为止的深度T
C
、从所述基板的所述上表面至所述基极层中的与所述沟槽相邻的部分的下端为止的深度T
B
和所述沟槽的至底部为止的深度T
D
满足【式1】T
C
/T
g
≥20.563
×
exp(T
D0.973
)+1的关系。3.根据权利要求1或2所述的半导体装置，其特征在于，所述第1面与所述基板的所述上表面所成的角大于89度且小于或等于90度，所述第2面与所述基板的所述上表面所成的角大于86度且小于或等于88度。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述半导体装置的反馈电容C
res
、所述沟槽的宽度W
T
、所述沟槽的至底部为止的深度T
D
、从所述基板的所述上表面至所述基极层中的与所述沟槽相邻的部分的下端为止的深度T
B
、所述第2面与所述基板的所述上表面所成的角θ、在所述沟槽的内部设置的栅极绝缘膜的静电电容C
OX
和耗尽层的静电电容C
M
满足【式2】的关系。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，具有...

【专利技术属性】
技术研发人员：原田辰雄，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：