存储结构及其制备方法、半导体结构技术

本公开涉及一种存储结构及其制备方法、半导体结构，半导体结构包括外延结构、接地结构、柱状电容结构、位线结构及字线结构，接地结构包覆外延结构沿第一方向的一端；柱状电容结构包覆外延结构沿第一方向的另一端；位线结构环绕外延结构，且位于接地结构与柱状电容结构之间；字线结构环绕外延结构，且位于位线结构与柱状电容结构之间。通过在外延结构上沿其延伸方向依次设置接地结构、位线结构、字线结构及柱状电容结构，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。导体产品的性能及可靠性。导体产品的性能及可靠性。

【技术实现步骤摘要】
存储结构及其制备方法、半导体结构


[0001]本公开涉及集成电路设计及制造
，特别是涉及存储结构及其制备方法、半导体结构。

技术介绍

[0002]随着集成电路制造工艺的不断发展，市场对半导体产品的性能及可靠性提出了更高的要求。对于半导体存储装置而言，其内晶体管的性能及可靠性直接影响产品的存储性能及可靠性。
[0003]然而，传统的半导体存储装置中，场效应晶体管中外延硅具有电位浮空性，漏极流过的电流使硅外延层的电位提高，增加了沟道电导，随着漏电压增大，漏电流也增大，形成非饱和特性；在高漏极电压下，漏极端附近的载流子会产生雪崩倍增，使漏极电流随漏极电压迅速增加，导致反常的亚阈值斜率及器件阈值电压漂移等等，不仅会降低器件增益，导致器件工作不稳定，还会减小漏极击穿电压，引起单管闩锁效应，导致芯片功能混乱或者电路无法工作甚至烧毁。

技术实现思路

[0004]基于此，本公开提供一种存储结构及其制备方法、半导体结构，有效避免场效应晶体管中外延硅的电位浮空性，提高半导体产品的性能及可靠性。
[0005]根据本公开的各种实施例，第一方面提供一种半导体结构，包括外延结构、接地结构、柱状电容结构、位线结构及字线结构，接地结构包覆外延结构沿第一方向的一端；柱状电容结构包覆外延结构沿第一方向的另一端；位线结构环绕外延结构，且位于接地结构与柱状电容结构之间；字线结构环绕外延结构，且位于位线结构与柱状电容结构之间。通过在外延结构上沿其延伸方向依次设置接地结构、位线结构、字线结构及柱状电容结构，使得共用的外延结构接地，避免该外延结构内堆积电荷，产生浮体效应，提高半导体产品的性能及可靠性。
[0006]根据一些实施例，外延结构的与第一方向相交的截面为圆角图形。
[0007]根据一些实施例，外延结构被字线结构覆盖部分包括第一半导体柱及第一沟道层，第一半导体柱沿第一方向延伸，且与第一方向相交的截面为圆角图形；第一沟道层环绕第一半导体柱，且位于字线结构与第一半导体柱之间。
[0008]根据一些实施例，第一沟道层包括第一类型掺杂层；外延结构被位线结构覆盖部分、被柱状电容结构覆盖部分均包括第二半导体柱及第二类型掺杂层，第二半导体柱沿第一方向延伸，且与第一方向相交的截面为圆角图形；第二类型掺杂层包括位于第二半导体柱与位线结构之间的第一部分，及位于第二半导体柱与柱状电容结构之间的第二部分。
[0009]根据一些实施例，第一半导体柱、第二半导体柱的材料包括锗硅；第一沟道层、第二类型掺杂层的材料包括硅。
[0010]根据一些实施例，第一类型掺杂层的掺杂浓度范围为[1E14cm
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3，1E18cm
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3]；及/
或，第二类型掺杂层的掺杂浓度范围为[1E18cm
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3，1E21cm
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3]。
[0011]根据一些实施例，外延结构被字线结构覆盖部分的厚度为[30nm，80nm]。
[0012]根据一些实施例，半导体结构还包括位线保护结构、电容隔离结构及位线隔离结构中至少一个，位线保护结构位于位线结构与字线结构之间；电容隔离结构位于字线结构与柱状电容结构之间；位线隔离结构环绕外延结构，位于接地结构与位线结构之间。
[0013]根据一些实施例，接地结构包括金属导电材料及/或非金属导电材料；及/或，位线结构包括金属导电材料。
[0014]根据一些实施例，本公开第二方面提供一种存储结构，包括衬底、外延层及目标叠层结构，衬底内形成有第一类型掺杂阱区；外延层覆盖第一类型掺杂阱区；目标叠层结构位于外延层上；其中，目标叠层结构包括多个层叠的任一本公开实施例中的半导体结构，沿垂直于衬底的方向上，相邻半导体结构中的字线结构之间相互绝缘。
[0015]根据一些实施例，本公开第三方面提供一种存储结构的制备方法，包括：提供衬底，其内形成有第一类型掺杂阱区；于衬底上形成外延层，外延层覆盖第一类型掺杂阱区；于外延层上形成目标叠层结构，目标叠层结构包括多个沿厚度方向层叠的任一本公开实施例中的半导体结构。
[0016]根据一些实施例，于外延层上形成目标叠层结构的过程，包括：于外延层上形成初始叠层结构，初始叠层结构包括由下至上依次交替叠置的初始沟道层、目标半导体层；于初始叠层结构内形成多个沿第一方向延伸且沿第二方向间隔排布的隔离结构；隔离结构的底部接触外延层的上表面；形成沿第二方向延伸的字线沟槽，且字线沟槽的侧壁覆盖有保护层，字线沟槽暴露出外延层的上表面，目标半导体层位于字线沟槽内的部分悬空且裸露；原位氧化字线沟槽内暴露的目标半导体层之后，去除原位氧化期间形成的氧化物，使得字线沟槽内暴露的目标半导体层圆角化，圆角化的目标半导体层部分构成第一半导体柱；于第一半导体柱的外表面形成第一沟道层，第一沟道层环绕第一半导体柱。
[0017]根据一些实施例，第一沟道层包括第一类型掺杂层；于外延层上形成目标叠层结构的过程，还包括：于字线沟槽内填充第一介质层，第一介质层的上表面与初始叠层结构的上表面齐平；以第一介质层为掩膜刻蚀初始叠层结构，使得目标半导体层中除第一半导体柱之外的部分悬空且裸露；圆角化处理目标半导体层中裸露部分，形成第二半导体柱；形成第二类型掺杂层，第二类型掺杂层包覆第二半导体柱的外表面；形成隔离材料层，定义出位线沟槽及电容区域，位线沟槽内用于形成层叠的位线结构，电容区域内用于形成层叠的柱状电容结构。
[0018]根据一些实施例，隔离材料层包括第一隔离材料层；定义出位线沟槽之后，还包括：于位线沟槽内沉积位线材料层，以形成由下至上层叠的位线结构，位线结构环绕第二类型掺杂层，层叠的位线结构与第一介质层之间形成有第一隔离材料层，第一隔离材料层构成位线保护结构。
[0019]根据一些实施例，隔离材料层包括第二隔离材料层；定义出电容区域之后，还包括：于电容区域内第二类型掺杂层的外表面依次形成叠置的第一电极层、高介电材料层及第二电极层，以形成由下至上层叠的柱状电容结构；层叠的柱状电容结构与第一介质层之间形成有第二隔离材料层，第二隔离材料层构成电容隔离结构。
[0020]根据一些实施例，隔离材料层包括第三隔离材料层，第三隔离材料层形成于层叠
的位线结构远离第一介质层的一侧；于外延层上形成目标叠层结构的过程，还包括：刻蚀第三隔离材料层，使得第二半导体柱沿第一方向远离电容区域一侧的部分裸露且悬空；于第二半导体柱的裸露部分上形成位线隔离结构，并定义出接地电极区域；于接地电极区域内形成导电材料层，以形成由下至上层叠的接地结构，接地结构包覆目标半导体层沿第一方向远离电容区域的一端。
[0021]根据一些实施例，于外延层上形成目标叠层结构的过程，还包括：去除第一介质层，使得字线沟槽内第一沟道层裸露并悬空；于第一沟道层的外表面形成字线结构，字线结构环绕第一沟道层，其中，在垂直于衬底的上表面的方向上，相邻字线结构之间相互绝缘。
[0022]根据一些实施例，第一类型掺杂层的掺杂浓度范围为[1E14cm
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：外延结构；接地结构，包覆所述外延结构沿第一方向的一端；柱状电容结构，包覆所述外延结构沿所述第一方向的另一端；位线结构，环绕所述外延结构，且位于所述接地结构与所述柱状电容结构之间；以及字线结构，环绕所述外延结构，且位于所述位线结构与所述柱状电容结构之间。2.根据权利要求1所述的半导体结构，其特征在于，所述外延结构的与所述第一方向相交的截面为圆角图形。3.根据权利要求2所述的半导体结构，其特征在于，所述外延结构被所述字线结构覆盖部分包括：第一半导体柱，沿所述第一方向延伸，且与所述第一方向相交的截面为圆角图形；第一沟道层，环绕所述第一半导体柱，且位于所述字线结构与所述第一半导体柱之间。4.根据权利要求3所述的半导体结构，其特征在于，所述第一沟道层包括第一类型掺杂层；所述外延结构被所述位线结构覆盖部分、被所述柱状电容结构覆盖部分均包括：第二半导体柱，沿所述第一方向延伸，且与所述第一方向相交的截面为圆角图形；第二类型掺杂层，包括位于所述第二半导体柱与所述位线结构之间的第一部分，及位于所述第二半导体柱与所述柱状电容结构之间的第二部分。5.根据权利要求4所述的半导体结构，其特征在于：所述第一半导体柱、所述第二半导体柱的材料包括锗硅；所述第一沟道层、所述第二类型掺杂层的材料包括硅。6.根据权利要求4所述的半导体结构，其特征在于：所述第一类型掺杂层的掺杂浓度范围为[1E14cm
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3，1E18cm
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3]；及/或所述第二类型掺杂层的掺杂浓度范围为[1E18cm
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3，1E21cm
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3]。7.根据权利要求1
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6任一项所述的半导体结构，其特征在于，所述外延结构被所述字线结构覆盖部分的厚度为[30nm，80nm]。8.根据权利要求1
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6任一项所述的半导体结构，其特征在于，还包括如下结构中至少一个：位线保护结构，位于所述位线结构与所述字线结构之间；电容隔离结构，位于所述字线结构与所述柱状电容结构之间；位线隔离结构，环绕所述外延结构，位于所述接地结构与所述位线结构之间。9.根据权利要求1
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6任一项所述的半导体结构，其特征在于，所述接地结构包括金属导电材料及/或非金属导电材料；及/或所述位线结构包括金属导电材料。10.一种存储结构，其特征在于，包括：衬底，其内形成有第一类型掺杂阱区；外延层，覆盖所述第一类型掺杂阱区；以及目标叠层结构，位于所述外延层上；其中，所述目标叠层结构包括多个层叠的如权利要求1
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9任一项所述的半导体结构，沿垂直于所述衬底的上表面的方向上，相邻所述半导体结构中的字线结构之间相互绝缘。
11.一种存储结构的制备方法，其特征在于，包括：提供衬底，其内形成有第一类型掺杂阱区；于所述衬底上形成外延层，所述外延层覆盖所述第一类型掺杂阱区；于所述外延层上形成目标叠层结构，所述目标叠层结构包括多个沿厚度方向层叠的如权利要求1
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9任一项所述的半导体结构。12.根据权利要求11所述的制备方法，其特征在于，所述于所述外延层上形成目标叠层结构的过程，包括：于所述外延层上形成初始叠层结构，所述初始叠层结构包括由下至上依次交替叠置的初始沟道层、目标半导体层；于所述初始叠层结构内形成多个...

【专利技术属性】
技术研发人员：唐怡，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：