一种面向大规模ASIC芯片的多芯片联合验证方法及装置制造方法及图纸

本发明专利技术公开了一种面向大规模ASIC芯片的多芯片联合验证方法及装置，本发明专利技术包括将待验证的ASIC芯片的逻辑划分为N个逻辑单元；将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；通过FPGA原型验证系统执行对该ASIC芯片的完备性验证。本发明专利技术能够实现大规模ASIC芯片的FPGA验证，保证了验证完备性，可以有效发现芯片设计的性能瓶颈和功能缺陷，从而有针对性地指导芯片硬件的结构规划和逻辑设计以及系统软件的性能优化。计以及系统软件的性能优化。计以及系统软件的性能优化。

【技术实现步骤摘要】
一种面向大规模ASIC芯片的多芯片联合验证方法及装置


[0001]本专利技术属于高性能计算领域的芯片验证技术，具体涉及一种面向大规模ASIC(Application Specific Integrated Circuit，专用集成电路)芯片的多芯片联合验证方法及装置。

技术介绍

[0002]ASIC芯片的逻辑正确性可通过FPGA原型验证系统进行验证。另外，通过FPGA原型验证系统的构建，一方面可以对系统的高速信号传输、机械结构、通风散热、PCB(Printed Circuit Board，印制电路板)设计等进行有效的硬件试验；另一方面可以在验证平台上进行固件、操作系统等系统软件的开发和调试。与此同时，通过对FPGA(Field Programming Gate Array，现场可编程门阵列)原型验证系统的性能评测，可以有效发现性能瓶颈，从而有针对性地指导硬件的结构规划和逻辑设计以及系统软件的性能优化，并且可以对最终目标系统的性能进行一定程度的预测。
[0003]通过FPGA原型验证系统对ASIC芯片进行FPGA原型验证的主要优势包括：构成原型系统，对接真实软件行为，并可对软硬件各方面的设计进行集中检验；运行速度快，可进行长时间压力测试，测试强度大。因此，基于FPGA原型验证来对大规模ASIC芯片进行真实的长时间压力测试，确认各主要功能满足预期设计目标。随着HPC(High Performance Computer，高性能计算机)计算速度从千万亿次级(P级，Petascale)向百亿亿次级(E级，Exascale)的不断提升，微处理器芯片以及互连网络芯片规模越来越大，管脚越来越多，逻辑越来越复杂，逻辑规模超过了当时所能使用的高端FPGA芯片的容量，怎么将超大规模的ASIC逻辑映射到FPGA芯片中是FPGA原型验证需要解决的一个关键难题。

技术实现思路

[0004]本专利技术要解决的技术问题：针对现有技术的上述问题，提供一种面向大规模ASIC芯片的多芯片联合验证方法及装置，本专利技术能够将超大规模的ASIC逻辑映射到多个FPGA芯片中，通过多芯片联合验证，实现在FPGA原型系统上进行全面验证，能够实现大规模ASIC芯片的FPGA验证，保证了验证完备性，可以有效发现芯片设计的性能瓶颈和功能缺陷，从而有针对性地指导芯片硬件的结构规划和逻辑设计以及系统软件的性能优化。
[0005]为了解决上述技术问题，本专利技术采用的技术方案为：
[0006]一种面向大规模ASIC芯片的多芯片联合验证方法，包括：
[0007]1)将待验证的ASIC芯片的逻辑划分为N个逻辑单元；
[0008]2)将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口，并将该ASIC芯片的各个逻辑单元写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；
[0009]3)通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证。
[0010]可选地，步骤2)中将N个逻辑单元映射到N个结构相同、时钟保持同步、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口包括：将该ASIC芯片的P个端口划分为N份，使得每一个FPGA芯片包含P/N个对外端口共同构成该ASIC芯片的端口，同时每一个FPGA芯片均包含作为复位以及网络管理信号的传输总线端口使用的多个控制端口，以及用于与其余N
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1个FPGA芯片相连的芯片间互联端口。
[0011]可选地，步骤2)中将该ASIC芯片的各个逻辑单元分别进行转换后并写入对应的FPGA芯片时，还包括将该ASIC芯片的各个逻辑单元之间的通信机制修改为分时复用通信机制以实现对各个FPGA芯片之间的芯片间互联端口资源的分时复用。
[0012]可选地，步骤2)中形成该ASIC芯片的FPGA原型验证系统时，还包括采用统一的参考时钟源以及统一的时钟产生机制生成所述FPGA原型验证系统中所有的FPGA芯片所需的时钟信号，以使所有FPGA芯片的时钟保持同步。
[0013]可选地，步骤3)中通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证时，还包括在需要对所述FPGA原型验证系统中所有的FPGA芯片进行复位时，采用统一的复位信号实现对所述FPGA原型验证系统中所有的FPGA芯片进行复位。
[0014]可选地，步骤2)之后、步骤3)之前还包括对待验证的ASIC芯片、FPGA原型验证系统的逻辑功能进行等价性检查的步骤，且只有在等价性检查通过的条件下才跳转步骤3)。
[0015]此外，本专利技术还提供一种用于应用前述面向大规模ASIC芯片的多芯片联合验证方法的多芯片联合验证装置，包括N个结构相同、且相互连接的验证板，所述验证板上设有用于写入待验证的ASIC芯片的逻辑单元的FPGA芯片，所述FPGA芯片之间的通信链路构成该ASIC芯片的逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口。
[0016]可选地，所述验证板包括逻辑验证子板、通信接口扩展子板和测试接口扩展子板，所述逻辑验证子板上包括FPGA芯片和微控制器芯片，用于ASIC芯片的逻辑单元验证并构成基本调试环境；所述通信接口扩展子板上主要包括多个网络端口插座，用于ASIC芯片的多端口逻辑验证；所述测试接口扩展子板上主要包括多个测试插座，用于逻辑调试时FPGA内部信号的观测，所述通信接口扩展子板和逻辑验证子板之间通过电连接器连接，所述测试接口扩展子板焊接或通过电连接器连接在逻辑验证子板上。
[0017]此外，本专利技术还提供一种面向大规模ASIC芯片的多芯片联合验证系统，包括相互连接的微处理器和存储器，该微处理器被编程或配置以执行所述面向大规模ASIC芯片的多芯片联合验证方法的步骤。
[0018]此外，本专利技术还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，该计算机程序用于被微处理器执行以实施所述面向大规模ASIC芯片的多芯片联合验证方法的步骤。
[0019]和现有技术相比，本专利技术主要具有下述优点：
[0020]1、适用范围广。随着高性能计算机系统计算速度从千万亿次级向百亿亿次级的不断提升，微处理器芯片、互连网络芯片以及加速器芯片的规模越来越大，单片验证板已经无法容纳这些ASIC芯片的逻辑，本专利技术适合各类大规模(千万亿次级以上)的微处理器芯片、互连网络芯片以及加速器芯片的验证。
[0021]2、本专利技术能够实现大规模ASIC芯片的完备验证，并兼顾验证效率。本专利技术将超大规模的ASIC逻辑映射到N个FPGA芯片中，并且在各FPGA芯片之间设计了接口逻辑用于芯片间的信息交互。通过多芯片联合验证，实现在FPGA原型系统上进行全面验证。而且，可以根据验证需要，适应性地调整N的数量，在验证效率和验证完备性之间实现平衡。...

【技术保护点】

【技术特征摘要】
1.一种面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，包括：1)将待验证的ASIC芯片的逻辑划分为N个逻辑单元；2)将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；3)通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证。2.根据权利要求1所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中将N个逻辑单元映射到N个结构相同、时钟保持同步、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口包括：将该ASIC芯片的P个端口划分为N份，使得每一个FPGA芯片包含P/N个对外端口共同构成该ASIC芯片的端口，同时每一个FPGA芯片均包含作为复位以及网络管理信号的传输总线端口使用的多个控制端口，以及用于与其余N
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1个FPGA芯片相连的芯片间互联端口。3.根据权利要求2所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中将该ASIC芯片的各个逻辑单元分别进行转换后并写入对应的FPGA芯片时，还包括将该ASIC芯片的各个逻辑单元之间的通信机制修改为分时复用通信机制以实现对各个FPGA芯片之间的芯片间互联端口资源的分时复用。4.根据权利要求3所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2)中形成该ASIC芯片的FPGA原型验证系统时，还包括采用统一的参考时钟源以及统一的时钟产生机制生成所述FPGA原型验证系统中所有的FPGA芯片所需的时钟信号，以使所有FPGA芯片的时钟保持同步。5.根据权利要求4所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤3)中通过所述FPGA...

【专利技术属性】
技术研发人员：陆平静，赖明澈，常俊胜，熊泽宇，齐星云，徐金波，黎渊，孙岩，欧洋，王子聪，张建民，董德尊，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：