晶体管制造技术

提供一种晶体管。此晶体管包括：一第一源极/漏极外延特征部件、一第二源极/漏极外延特征部件以及二或多个半导体层配置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间。此二或多个半导体层由不同的材料组成。晶体管还包括一栅极电极层围绕此二或多个半导体层的至少一部分，其中晶体管具有二或多个阈值电压。个阈值电压。个阈值电压。

【技术实现步骤摘要】
晶体管


[0001]本专利技术实施例是关于一种半导体装置技术，且特别为关于一种晶体管及其制造方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了快速的增长。集成电路材料及设计方面的技术进展已经产生了一代又一代的集成电路，每一世代都比上一世代具有更小更复杂的电路。在集成电路的发展过程中，功能密度(例如，每个芯片面积上的内连接装置的数量)普遍增加，而几何尺寸(例如，使用制造制程可形成的最小的部件(或接线))却减少。这种微缩化制程通常因提高生产效率及降低相关成本而带来许多好处。而这种微缩化也迎来新的挑战。
[0003]为了追求更高的装置密度、更高的效能及更低的成本，来自制造及设计问题的挑战造就了三维设计的发展，例如多栅极场效晶体管(field effect transistor，FET)，包括纳米结构场效晶体管(FET)。在纳米结构场效应晶体管中，栅极电极包围通道的侧表面，此容许通道内耗尽更为充分，而造成较低的短通道效应及较佳的栅极控制。随着晶体管尺寸的不断缩小，需要进一步的改进纳米结构场效应晶体管进行。

技术实现思路

[0004]在一些实施例中，一种晶体管包括：一第一源极/漏极外延特征部件、一第二源极/漏极外延特征部件、以及二或多个半导体层设置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间。此二或多个半导体层包括不同的材料。晶体管还包括一栅极电极层，环绕二或多个半导体层中的至少一部分，其中晶体管具有二或多个阈值电压。
[0005]在一些实施例中，一种半导体装置结构包括：一第一源极/漏极外延特征部件、一第二源极/漏极外延特征部件、设置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间的一第一半导体层、设置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间的第一半导体层上的一第二半导体层、以及设置于第一源极/漏极外延特征部件与第二源极/漏极外延特征部件之间的第二半导体层上的一第三半导体层。第一半导体层包括一第一材料，第二半导体层包括不同于第一材料的一第二材料，且第三半导体层包括不同于第一及第二材料的一第三材料。此半导体装置结构还包括一栅极电极层，围绕第一、第二及第三半导体层的一部分。
[0006]在一些实施例中，一种半导体装置结构之形成方法包括：形成一第一鳍部结构及一第二鳍部结构，第一及第二鳍部结构各自包括多个第一半导体层及多个第二半导体层交替堆叠，第一半导体层包括不同的材料；形成一牺牲栅极结构于第一及第二鳍部结构上；形成一源极/漏极特征部件于牺牲栅极结构的两相对侧，源极/漏极特征部件与第一及第二鳍部结构的第一半导体层接触；去除牺牲栅极结构；去除第二半导体层，以露出第一及第二鳍部结构的部分的第一半导体层；以及形成一栅极电极层，至少围绕第一及第二鳍部结构的第一半导体层的露出部分。
附图说明
[0007]图1至图8绘示出根据一些实施例的制造半导体装置结构的各个阶段的立体示意图。
[0008]图9A至图13A绘示出根据一些实施例的制造半导体装置结构的各个阶段沿图8的剖面A
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A的剖面示意图。
[0009]图9B至图13B绘示出根据一些实施例的制造半导体装置结构的各个阶段沿图8的剖面B
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B的剖面示意图。
[0010]图9C至图13C绘示出根据一些实施例的制造半导体装置结构的各个阶段沿图8的剖面C
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C的剖面示意图。
[0011]图14至图25为根据一些实施例的图13B的一区域的放大示意图，绘示出制造半导体装置结构的各个阶段。
[0012]图26至图27绘示出根据一些实施例的制造半导体装置结构的各个阶段沿图8的剖面A
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A的剖面示意图。
[0013]图28A绘示出根据一些实施例的具有半导体装置结构的存储器单元的一部分。
[0014]图28B绘示出根据一些实施例的图28A的存储单元的不同状态表。
[0015]图29A及图29B绘示出根据一些实施例的具有半导体装置结构的存储单元。
[0016]图29C绘示出根据一些实施例的图29A及图29B所示的存储单元的电流(Id)与电压(Vg)的图表。
[0017]图30绘示出根据一些实施例的具有半导体装置结构的存储单元。
[0018]图31A绘示出根据一些实施例的半导体装置结构的一部分的剖面示意图。
[0019]图31B绘示出根据一些实施例的具有图31A所示的半导体装置结构的存储单元的状态数量表。
[0020]其中，附图标记说明如下：
[0021]100：半导体装置结构
[0022]101：基底
[0023]104：半导体层
[0024]106，106a，106b，106c：第一半导体层
[0025]108：第二半导体层
[0026]110：掩膜结构
[0027]110a：垫层
[0028]110b：硬式掩膜
[0029]112：鳍部结构
[0030]114，123：沟槽
[0031]116：井区部
[0032]117：包覆层
[0033]118：绝缘材料
[0034]119：衬层
[0035]120：隔离区域
[0036]121，125：介电材料
[0037]127：介电特征部件
[0038]130：牺牲栅极结构
[0039]132：牺牲栅极介电层
[0040]134：牺牲栅极电极层
[0041]136：掩膜层
[0042]138：栅极间隙壁
[0043]144：介电间隔层
[0044]146：源极/漏极(S/D)外延特征部件
[0045]147：区域
[0046]150：界面层(IL)
[0047]157：栅极介电层
[0048]160：栅极介电层
[0049]162：接触蚀刻停止层(CESL)
[0050]164：层间介电(ILD)层
[0051]166：开口
[0052]172：栅极电极层
[0053]173：自对准接触层
[0054]175：第一偶极层
[0055]177：牺牲层
[0056]179：第二偶极层
[0057]180：硅化层
[0058]181：第三偶极层
[0059]182：接点
[0060]200，300：存储单元
[0061]202，204：反相器
[0062]302，NPG1，NPG2，NPD1，NPD2，PPU1，PPU2：晶体管
[0063]304：电容器
[0064]I
d
，I
d1
，I
d2
，I
d3
：电流
[0065]S1，S2，SN1，SN2：节点
[0066]V
g
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【技术保护点】

【技术特征摘要】
1.一种晶体管，包括：一第一源极/漏极外延特征部件；一第二源极/漏极外延特征部件；二或多个半导体层，设置于该第一源极/漏极外延特征部件与该第二源极/漏极外延特...

【专利技术属性】
技术研发人员：陈嘉伟，赖启胜，林士豪，陈建豪，游国丰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：