40Gb/s光传输控制时钟恢复单元锁定倒换的系统和方法技术方案

本发明专利技术提供了一种在４０Ｇｂ／ｓ光传输系统中控制时钟恢复单元锁定倒换的系统和方法，该方法包括步骤：（１）将４０Ｇｂ／ｓ光接收信号转换成４０Ｇｂ／ｓ电信号；（２）将４０Ｇｂ／ｓ电信号分接成４路１０Ｇｂ／ｓ电信号；（３）将４路串行的１０Ｇｂ／ｓ电信号分别分接成并行的低速电信号和低速时钟，并产生每路电信号的锁定状态信号；（４）通过对产生的４路电信号的锁定状态信号进行逻辑组合来产生控制信号；（５）基于产生的控制信号控制时钟输出锁定在参考时钟或者接收数据上。本发明专利技术通过用４０Ｇｂ／ｓ接收信号分接出的４路１０Ｇ电信号的失锁告警（ＬＯＣＫ　　ＥＲＲＯＲ）作为４０Ｇｂ／ｓ接收数据是否可用的判断依据，从而简单地实现了在４０Ｇｂ／ｓ光传输系统中控制时钟恢复单元锁定倒换过程。

【技术实现步骤摘要】

本专利技术涉及40Gb/s光传输系统中40Gb/s光接收机的自动时钟恢复，尤其涉及一种在40Gb/s光传输系统中控制时钟恢复单元锁定倒换的系统和方法。
技术介绍
时钟恢复是通信系统所需的重要功能，而时钟恢复的核心电路是锁相环路(Phase-Locked Loop)。锁相环的作用是从数据中恢复出同步时钟，供后续数据再定时用，抑制接收信号在传输过程中产生的抖动和漂移。锁相环是一个反馈系统，原理框图如图1所示，一般由鉴相器(Phase Detector)、低通滤波器(LPF)和压控振荡器(VCO)组成，鉴相器比较FREF输入和FB输入的上升沿，如果FREF输入出现在FB输入之前，则表示压控振荡器(VCO)运行得太慢，PD产生Pump Up信号，这一信号一直持续到FB输入的上升沿。如果FB输入出现在FREF输入之前，PD产生Pump Down信号，这一信号在FB输入的上升沿被触发，并一直持续到FREF输入的上升沿。这个Pump Down脉冲强制VCO慢速运行。这样，PD根据FREF和FB输入的关系强制VCO运行得更快或更慢。锁相环设计用于在一定范围的频带内操作，如果输入频率在此频带之外，则电路将不会跟踪输入信号，FREF和FOUT将不相同。只要FREF保持在电路的跟踪范围内，则FREF＝FOUT。但是如果FREF移出了范围，则电路将失锁。正常情况下，时钟恢复电路从接收数据中提取时钟，即PLL输出时钟锁定在接收数据上。当接收数据丢失或者接收数据与参考时钟频偏超过范围时，PLL的输出时钟与参考时钟的频偏将会超出同步范围，PLL处于失锁状态。由于PLL的输出时钟与参考时钟的频偏超出了环路的捕捉带宽，当接收数据恢复正常时，PLL无法通过捕捉再次进入锁定状态。为了解决这个问题，含时钟数据恢复(CDR)功能的芯片中一般都设计了锁定探测电路，如图2所示。正常工作情况下，PLL的输出是锁定于输入数据Din的，锁定探测电路会持续不断地监测PLL的输出时钟①和参考时钟②的频偏，当输入数据失效，频偏超过预定范围时，该电路就会控制鉴频鉴相器(PFD)切换到PLL中来，使得PLL的输出时钟锁定在参考时钟上。由于PFD的参与，PLL环路具有更大的捕捉带宽，参考时钟会把PLL输出时钟牵引到锁定范围。这样，当数据恢复可用时，PLL的输出时钟与接收数据的频偏小于环路的捕捉带宽，此时再将鉴相器(PD)切换到PLL环路中来，这样，可以通过捕捉，将PLL的输出时钟重新锁定在接收数据上。锁定探测电路还会产生一个锁定状态输出(LOCK)，用户可以根据锁定状态管脚电平的高低来判断CDR中PLL是处于失锁状态还是锁定于接收数据状态。例如Intel的10Gbit/s解串行器LXT16706的CDR功能中含有一个锁定探测电路，当它探测到PLL的输出时钟与参考时钟的频偏超过500ppm时就会产生失锁告警(LOCK ERROR)，并且控制PLL将输出时钟锁定于参考时钟上，实现频率牵引过程。目前，40Gb/s光传输系统的研究工作正在如火如荼的进行，这其中遇到了相当多的技术难题，随着数据速率的提高，在时钟恢复模块中设计可靠的锁定探测和控制电路的难度随之增加，还没有芯片可以完成40Gb/s信号CDR的锁定探测和控制功能。而且，市场上能提供的40Gb/s速率CRU的厂家还为数不多，在系统中采用的时钟恢复单元(CRU)模块使用2.5GHz时钟作为参考时钟，能够从40Gb/s信号中恢复出与数据同步的20GHz时钟，该模块原理框图如图3所示。40Gb/s信号输入、鉴相器PD、充电泵CP、低通滤波器LPF、压控振荡器VCO输出反馈组成一个锁相环路。正常情况下，VCO的输出锁定在输入的40Gb/s信号上。模块通过选择器提供了另外一个锁相环路，与前一个环路不同的是，鉴频鉴相器PFD替代了鉴相器PD，PFD的输入信号是2.5GHz的参考时钟，这个环路中VCO的输出锁定在参考时钟上。该模块不能提供锁定探测电路，只提供了选择器的控制管脚，用于控制锁相环路的输出时钟锁定于数据或者参考时钟。控制PLL锁定于数据，则不论输入数据是否有效，输出时钟一直锁定于输入数据，在数据失效时候的输出时钟的频率是不可预见，而且与参考时钟频率之间的频差过大，在数据恢复正常时，由于这个大的频差存在，PLL环路无法通过捕捉再次进入锁定。为了完成正常的时钟恢复功能，需要设计出一种能够自行判断接收数据是否可用，以及PLL输出时钟与参考时钟频偏是否超过锁定范围，在正确的时候实现PLL输出时钟牵引过程的系统。这正是目前实现40Gb/s系统开发的关键。
技术实现思路
本专利技术目的是提供一种在40Gb/s光传输系统中控制时钟时钟恢复单元锁定倒换的系统和方法，在40Gb/s光传输系统中，当数据从不可用恢复到可用时，当PLL输出时钟频偏超出范围，无法自动恢复时，如何控制PLL锁定于参考时钟，消除输出时钟超过PLL捕捉范围的频偏，然后再将PLL输出时钟锁定到接收数据上。在这个过程中，如何实现自动判断数据是否失效、何时控制CRU输出锁定于参考以及何时锁定于数据，也就是为CRU解决自动倒换的功能，是必须要解决的问题。本专利技术提供的一种在40Gb/s光传输系统中控制时钟恢复单元锁定倒换的系统，包括用来将40Gb/s光接收信号转换成40Gb/s电信号的40Gb/s光接收机；其特征在于该系统进一步包括1:4分接模块，用来将40Gb/s电信号分接成4路10Gb/s电信号；解串行器，用来将串行的10Gb/s电信号分接成并行的低速电信号和低速时钟，并产生电信号的锁定状态信号； 单片机，将4路解串行器模块产生的锁定状态信号进行逻辑组合来产生控制信号；40Gb/s时钟恢复模块，用来基于单片机产生的控制信号控制时钟输出锁定在参考时钟或者接收数据上。上述系统其特征还在于所述解串行器内部进一步包括锁相环路；还包括帧处理芯片，用来对解串行器模块送来的低速信号和时钟进行成帧处理。本专利技术提供的一种在40Gb/s光传输系统中控制时钟恢复单元锁定倒换的方法，其特征在于包括如下步骤(1)将40Gb/s光接收信号转换成40Gb/s电信号；(2)将40Gb/s电信号分接成4路10Gb/s电信号；(3)将4路串行的10Gb/s电信号分别分接成并行的低速电信号和低速时钟，并产生每路电信号的锁定状态信号；(4)通过对产生的4路电信号的锁定状态信号进行逻辑组合来产生控制信号；(5)基于产生的控制信号控制时钟输出锁定在参考时钟或者接收数据上。上述方法其特征还在于步骤(4)中的逻辑组合过程为在4路电信号的锁定状态信号全部出现失锁告警时，产生控制时钟输出锁定在参考时钟上；除此之外，产生控制时钟输出锁定在接收数据上。本专利技术通过用40Gb/s接收信号分接出的4路10G电信号的失锁告警(LOCK ERROR)作为40Gb/s接收数据是否可用的判断依据，从而简单地实现了在40Gb/s光传输系统中控制时钟恢复单元锁定倒换过程。实现了在40Gb/s接收数据不可用时输出稳定的时钟，自动实现VCO输出频率牵引过程，这样当40Gb/s DWDM系统断电或线路故障后恢复时，无需人工控制，系统能够自动恢复可用。附图说明图1是现有技术中锁相环原理框图；图2是现有技术中含有锁定探测电路的时钟数据恢复(CDR本文档来自技高网...

【技术保护点】
一种在４０Ｇｂ／ｓ光传输系统中控制时钟恢复单元锁定倒换的系统，包括用来将４０Ｇｂ／ｓ光接收信号转换成４０Ｇｂ／ｓ电信号的４０Ｇｂ／ｓ光接收机；其特征在于该系统进一步包括：　　　　１：４分接模块，用来将４０Ｇｂ／ｓ电信号分接成４路１０Ｇｂ／ｓ电信号；　　　　解串行器，用来将串行的１０Ｇｂ／ｓ电信号分接成并行的低速电信号和低速时钟，并产生电信号的锁定状态信号；　　　　单片机，将４路解串行器模块产生的锁定状态信号进行逻辑组合来产生控制信号；　　　　４０Ｇｂ／ｓ时钟恢复模块，用来基于单片机产生的控制信号控制时钟输出锁定在参考时钟或者接收数据上。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨宁，叶波，曹云，徐俊波，陈德华，何建明，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：83[中国|武汉]