神经元晶体管及其制备方法技术

本发明专利技术公开了一种神经元晶体管，包括：衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；分别形成在源区和漏区上的源电极和漏电极；第一栅介质层，覆盖在沟道区上；多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号；金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻

【技术实现步骤摘要】
神经元晶体管及其制备方法


[0001]本专利技术涉及半导体
，特别涉及了一种神经元晶体管及其制备方法。

技术介绍

[0002]大数据与人工智能的发展使得数据存储与计算需求爆炸式增长，对计算机算力提出了很高的要求。目前的冯
·
诺伊曼架构的计算机由于存储区与计算区的分离，在传输数据时存在大量延迟与功耗。神经形态计算通过模拟大脑分布和并行的工作方式，实现存算一体化，能更好地处理大数据与人工智能领域的问题。
[0003]神经元和突触是大脑存储与计算处理信息的基本单元，利用器件模拟突触与神经元功能是实现神经形态计算的基础。生物神经元由细胞胞体和连接到其上的树突和轴突组成，其中，树突接受刺激信号，并传送给胞体。胞体整合输入信号，当膜电位达到阈值点，神经元就变为兴奋状态，并从轴突传出信号。两个神经元的树突和轴突之间以突触的方式连接，突触的权重可调，代表了两个神经元的之间的连接强度。
[0004]目前为止，通过单个器件模拟神经元功能的研究还比较少。大多数研究是通过复杂的外围电路结合突触器件阵列，实现神经元
‑
突触的功能。这些电路方案在集成密度，工艺难度和能效方面仍然不具有优势。因此，通过单个器件实现神经元的加权求和和阈值发放等功能才是实现的根本途径。
[0005]一些研究报导了一种基于浮栅晶体管结构的多栅极神经元晶体管，接近于神经元的加权计算功能。这种神经元晶体管通过控制栅与浮栅之间的电容来模拟输入突触权重。器件基于F
‑
N隧穿机制，改变器件的阈值电压，实现突触可塑性，并通过浮栅整合输入来控制晶体管沟道的开关，实现类似神经元的功能。然而，这种器件的操作电压高，容易损坏器件，在读写速度，功耗和器件寿命等方面存在劣势。并且器件的突触可塑性体现在整体阈值的变化，多个输入栅的权重不能独立更新。

技术实现思路

[0006]为解决现有技术中的上述和其他方面的至少部分技术问题，根据本专利技术一个方面的实施例，提供一种神经元晶体管，包括：
[0007]衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；
[0008]分别形成在源区和漏区上的源电极和漏电极；
[0009]第一栅介质层，覆盖在沟道区上；
[0010]多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；
[0011]第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；
[0012]多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受
输入电压脉冲信号，多个内栅电极协同控制沟道电流作为输出信号，实现神经元的加权计算功能；
[0013]金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻
‑
电容并联结构。
[0014]在本专利技术的一些实施例中，源区、漏区和沟道区的掺杂类型为N型或P型；其中，
[0015]当源区、漏区的掺杂类型和沟道区的掺杂类型和掺杂浓度相同时，神经元晶体管为无结型器件；
[0016]当源区、漏区的掺杂类型和沟道区的掺杂类型相反，神经元晶体管为反型器件；
[0017]当源区、漏区的掺杂类型和沟道区的掺杂类型相同，源区、漏区的掺杂浓度大于沟道区的掺杂浓度时，神经元晶体管为积累型器件。
[0018]在本专利技术的一些实施例中，沟道区的结构为平面、鳍型或纳米线结构，其宽度为300～2000nm。
[0019]在本专利技术的一些实施例中，相变内栅的材料为Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb中的任一种，相变内栅的厚度为1～20nm，宽度为100～500nm，相变内栅为多指结构，间距为100～500nm。
[0020]在本专利技术的一些实施例中，第一栅介质层和第二栅介质层的材料为SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3中的任一种，其厚度为1～20nm。
[0021]在本专利技术的一些实施例中，金属外栅和内栅电极的厚度为50～400nm。
[0022]根据本专利技术另一个方面的实施例，提供一种神经元晶体管的制备方法，包括：
[0023]在衬底表面制作出源区、漏区、沟道区；
[0024]在源区、漏区、沟道区生成第一栅介质层，去除源区和漏区上方的第一栅介质层，在源区制备源电极，在漏区制备漏电极；
[0025]在沟道区上的第一栅介质层上生成多个相变内栅；
[0026]在相变内栅和第一栅介质层上生成第二栅介质层；
[0027]在第二栅介质层上制备金属外栅和多个内栅电极。
[0028]在本专利技术的一些实施例中，在衬底表面制作出源区、漏区、沟道区包括：
[0029]在衬底表面通过热氧化工艺生成掩膜层；
[0030]对衬底进行掺杂，通过离子注入工艺注入N型或P型杂质，并进行快速热退火处理；
[0031]依次采用光刻、二氧化硅刻蚀和硅刻蚀的方法在衬底表面制作出源区、漏区、沟道区。
[0032]在本专利技术的一些实施例中，在相变内栅和第一栅介质层上生成第二栅介质层包括：
[0033]采用原子层沉积或化学气相沉积工艺在相变内栅上制备第二栅介质层，覆盖沟道区；
[0034]通过光刻和刻蚀工艺在第二栅介质层上制备暴露相变内栅的内栅接触孔和外栅接触孔。
[0035]在本专利技术的一些实施例中，在第二栅介质层上制备金属外栅和多个内栅电极包括：
[0036]在第二栅介质层上依次采用光刻或电子束曝光、电子束蒸发和揭开
‑
剥离工艺制备金属外栅和内栅电极；
[0037]金属外栅通过外栅接触孔与相变内栅连接，形成电阻
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电容并联结构；
[0038]内栅电极通过内栅接触孔与相变内栅连接。
[0039]根据本专利技术上述实施例的神经元晶体管，利用相变内栅的电阻差异和介电性质差异来模拟输入突触权重，利用晶体管来模拟神经元的加权计算功能和阈值发放行为，通过对内栅电极施加电压脉冲信号控制相变内栅的晶相状态来实现突触权重可塑性。
附图说明
[0040]图1示意性示出了根据本专利技术实施例的神经元晶体管的立体示意图；
[0041]图2示意性示出了根据本专利技术实施例的神经元晶体管沿图1的CD线切开的横向截面图；
[0042]图3示意性示出了根据本专利技术实施例的神经元晶体管沿图1的AB线切开的纵向截面图；
[0043]图4示意性示出了根据本专利技术实施例的神经元晶体管的沟道区及其上方的相变内栅和金属外栅的立体示意图；
[0044]图5示意性示出了根据本专利技术实施例的神经元晶体管的等效电路图；
[0045]图6示意性示出了根据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种神经元晶体管，包括：衬底，所述衬底形成有沟道区、源区和漏区，所述源区和所述漏区分别设置在所述沟道区的两端；分别形成在所述源区和所述漏区上的源电极和漏电极；第一栅介质层，覆盖在所述沟道区上；多个相变内栅，设置在所述第一栅介质层上，每个所述相变内栅适用于用做记忆电阻并与所述沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟所述神经元晶体管的突触，调节输入电压脉冲信号的权重；第二栅介质层，覆盖在所述第一栅介质层和所述相变内栅上，所述第二栅介质层在所述相变内栅上形成有多个内栅接触孔和外栅接触孔；多个内栅电极，设置在所述第二介质层上，通过所述内栅接触孔与所述相变内栅相连接，以接受输入电压脉冲信号，所述多个内栅电极协同控制沟道电流作为输出信号，实现神经元的加权计算功能；金属外栅，用于覆盖在所述第二栅介质层，通过所述外栅接触孔与所述相变内栅相连，以与所述相变内栅协作形成电阻
‑
电容并联结构。2.根据权利要求1所述的神经元晶体管，其中，所述源区、漏区和沟道区的掺杂类型为N型或P型；其中，当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型和掺杂浓度相同时，所述神经元晶体管为无结型器件；当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型相反，所述神经元晶体管为反型器件；当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型相同，所述源区、漏区的掺杂浓度大于所述沟道区的掺杂浓度时，所述神经元晶体管为积累型器件。3.根据权利要求1所述的神经元晶体管，其中，所述沟道区的结构为平面、鳍型或纳米线结构，其宽度为300～2000nm。4.根据权利要求1所述的神经元晶体管，其中，所述相变内栅的材料为Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb中的任一种，所述相变内栅的厚度为1～20nm，宽度为100～500nm，所述相变内栅为多指结构，间距为100～500nm。5.根据权利要求1所述的神经元晶体管，其中，第一栅介质层和第二栅介质层的...

【专利技术属性】
技术研发人员：葛延栋，韩伟华，陈俊东，张晓迪，郭仰岩，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：