在动态随机存取存储器上执行命令地址接口训练的技术制造技术

本发明专利技术涉及在动态随机存取存储器上执行命令地址接口训练的技术。各个实施例包括能够执行命令地址接口训练操作以确定满足某些时序条件的存储器设备，其相对于现有方法具有更少的I/O引脚。用于命令地址接口训练的现有方法涉及通过一组输入引脚、时钟信号和用于识别何时对输入引脚进行采样的时钟使能信号加载数据。相反，本公开的存储器设备在存储器设备内生成与被通过外部存储器控制器连续地发送到存储器设备的数据模式相匹配的数据模式。存储器设备比较所生成的数据模式和所接收的数据模式，并且在一个或更多个数据输出引脚上发送比较结果。存储器控制器接收并分析比较结果以确定命令地址接口训练通过还是失败。以确定命令地址接口训练通过还是失败。以确定命令地址接口训练通过还是失败。

【技术实现步骤摘要】
在动态随机存取存储器上执行命令地址接口训练的技术
[0001]相关申请的交叉引用
[0002]本申请要求2021年2月2日提交的标题为“传输命令至DRAM的技术(TECHNIQUES FOR TRANSFERRING COMMANDS TO A DRAM)”的美国临时专利申请第63/144971号的优先权。本申请进一步要求2021年2月23日提交的标题为“存储器接口上的数据加扰(DATA SCRAMBLING ON A MEMORY INTERFACE)”的美国临时专利申请第63/152814号的优先权。本申请进一步要求2021年2月23日提交的标题为“DRAM命令接口训练(DRAM COMMAND INTERFACE TRAINING)”的美国临时专利申请第63/152817号的优先权。本申请进一步要求2021年4月26日提交的标题为“DRAM写训练(DRAM WRITE TRAINING)”的美国临时专利申请第63/179954号的优先权。这些相关申请的主题以引用的方式并入到本文中。

技术介绍

[0003]各个实施例的领域
[0004]各个实施例总体上涉及计算机存储器设备，尤其涉及在动态随机存取存储器上执行命令地址接口训练的技术。
[0005]相关技术的描述
[0006]除其他事项之外，计算机系统通常包括一个或更多个处理单元，如中央处理单元(CPU)和/或图形处理单元(GPU)，以及一个或更多个存储器系统。一种存储器系统称为系统存储器，其可由CPU和GPU访问。另一种存储器系统是图形存储器，其通常仅可由GPU存取。这些存储器系统包括多个存储器设备。在存储器设备中采用了系统存储器和/或图形存储器的一个示例是同步动态随机存取存储器(SDRAM，或更简要地，DRAM)。
[0007]通常，高速DRAM存储器设备采用多个接口。接口包括用于传送命令和/或存储器地址至DRAM的命令地址接口。这样的命令包括发起写入操作的命令、发起读取操作的命令等。接口还包括用于诸如在写入操作和读取操作期间将数据传送到DRAM和从DRAM传送数据的数据接口。为了可靠地向DRAM传送命令和数据以及从DRAM传送命令和数据，必须满足某些定时要求。一个定时要求是设置时间，其定义了在分别传送命令或数据信号的时钟边沿之前命令或数据信号必须稳定的最小时间量。另一定时要求是保持时间，其定义了在分别传送命令或数据信号的时钟边沿之后命令或数据信号必须稳定的最小时间量。如果不满足设置时间要求或保持时间要求，则可能传送具有一个或更多个错误的命令和/或数据，从而导致破坏的命令或数据信息。
[0008]随着DRAM存储器设备的速度提高，连续时钟边沿之间的时间减小，从而导致满足设置时间和保持时间要求的更短的时间周期。进一步，时钟信号、命令信号和数据信号的时序受制造时的工艺变化以及操作温度、电源电压、来自其他信号的干扰等的变化而引起的局部变化影响。因此，设置时间和保持时间要求难以满足DRAM设备速度提高的要求。为缓解该问题，DRAM存储器设备通常具有偏斜电路以相对于时钟信号改变命令信号和/或数据信号的时序。周期性地，与DRAM相关联的存储器控制器使得DRAM进入命令写入操作、数据写入操作和/或数据读取操作的训练过程。在这样的训练过程中，存储器控制器改变一个或更多
个命令地址输入引脚、数据输入引脚和/或数据输出引脚的偏斜，直到存储器控制器确定DRAM分别可靠地执行命令写入操作、数据写入操作和/或数据读取操作。存储器控制器在操作条件随时间改变时，如操作温度、电源电压等改变时，周期性地重复这些训练操作，以便确保可靠的DRAM操作。
[0009]具体关于命令地址接口训练，存储器控制器向DRAM存储器设备传输命令地址接口训练数据模式，或更简要地，数据模式。通常，数据模式是适合于检测DRAM存储器设备的特定命令地址输入的错误的伪随机位序列。当称为时钟使能(CKE)的未经训练的输入有效时，DRAM存储器设备在存储器设备接收的时钟信号(WCK)的上升沿和/或下降沿采样数据模式。CKE引脚用于在命令地址接口训练期间通过DRAM的命令地址接口以非连续方式引导命令地址输入数据模式的采样。DRAM存储器设备将所采样的数据模式呈现在存储器设备的数据(DQ)输出上。存储器控制器然后将由存储器控制器传输到DRAM存储器设备的数据模式与由存储器设备经由存储器设备的DQ输出接收的数据模式进行比较。如果两个数据模式匹配，则存储器控制器确定命令地址接口训练成功。如果两个数据模式的一个或更多个位不同，则存储器控制器调整表现出一个或更多个错误的CA输入引脚之间的相对偏斜。存储器控制器迭代地重复命令地址接口训练操作并调整命令地址输入引脚的偏斜，直到数据模式匹配。存储器控制器然后将DRAM返回到正常操作。
[0010]这种用于DRAM命令地址接口训练技术的缺点是该技术针对每个DRAM存储器设备采用时钟使能引脚(CKE)输入/输出(I/O)引脚和相关联的接收器电路。该额外的I/O引脚和相关的接收器电路通常仅在命令地址接口训练期间使用，在正常操作期间不使用。值得注意的是，存在其中单个引脚在功率状态转换和CKE I/O引脚使用情况之间共享的某些实现。即使如此，虽然可以采用专用I/O引脚来支持某些功率状态转换，但是存在其他方式来支持此类功率状态转换而无需使用特定I/O引脚。因此，如果采用其他方式来支持功率状态转换和其他操作，则将DRAM上的额外的I/O引脚用于时钟使能可能是不利的。额外的I/O引脚和相关联的接收器电路增加了系统成本和复杂度。此外，接收时钟使能信号的额外的接收器和I/O引脚不可用于容纳其他信号，如附加命令位、数据位或控制信号。进一步，某些DRAM模块包括多个DRAM设备。在一个示例中，具有八个DRAM设备的DRAM模块将需要八个I/O引脚，因为所述时钟使能信号在命令地址接口训练期间使用，但在正常操作期间一般未使用。
[0011]此技术的另一个缺点是DRAM存储器设备通常要求命令地址输入引脚的连续样本之间的最小持续时间，因为命令地址输入引脚和数据输出引脚尚未被训练。时钟使能脉冲通常是一个时钟周期宽，并且连续时钟使能脉冲之间的定时受到该最小持续时间的限制。命令地址输入引脚的连续样本由此被延迟，以便可靠地执行命令地址接口训练。因此，命令地址训练是非连续操作，在命令地址输入引脚的连续采样之间随时间流逝。这些时间流逝延长了完成命令地址接口训练所需的时间。
[0012]如上所述，在本领域中需要的是用于执行存储器设备的信号训练的更有效的技术。

技术实现思路

[0013]本公开的各个实施例阐述了一种用于在存储器设备上执行存储器接口训练操作的计算机实现方法。该方法包括由存储器设备的第一输入引脚接收第一数据模式。该方法
还包括以第二数据模式来初始化存储器设备上的第一寄存器。该方法还包括基于第一寄存器中的第二数据模式来生成第三数据模式。该方法还包括将第一数据模式的第一部分与第三数据模式进行比较以生成指示存储器设备是否正确地接收到第一数据模式的第一部分的第一结果值。该方法还包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于在存储器设备上执行存储器接口训练操作的计算机实现方法，所述方法包括：在所述存储器设备的第一输入引脚上接收第一数据模式；根据第二数据模式初始化所述存储器设备上的第一寄存器；基于所述第一寄存器中的所述第二数据模式生成第三数据模式；比较所述第一数据模式的第一部分和所述第三数据模式以生成第一结果值，其指示所述存储器设备是否正确地接收所述第一数据模式的所述第一部分；以及发送所述第一结果值至所述存储器设备的第一输出。2.根据权利要求1所述的计算机实现方法，其中所述第二数据模式包括预定值。3.根据权利要求1所述的计算机实现方法，其中所述第二数据模式包括所述第一数据模式的第二部分。4.根据权利要求1所述的计算机实现方法，还包括：确定所述第一数据模式的所述第一部分与所述第三数据模式匹配，其中所述第一结果值指示通过结果。5.根据权利要求1所述的计算机实现方法，还包括：确定所述第一数据模式的所述第一部分与所述第三数据模式不匹配，其中所述第一结果值指示失败结果。6.根据权利要求1所述的计算机实现方法，还包括：在所述存储器设备的所述第一输入引脚上和第二输入引脚上接收第四数据模式；根据第五数据模式初始化所述存储器设备上的所述第一寄存器；基于所述第五数据模式，通过所述第一寄存器，生成第六数据模式；比较在所述第一输入引脚处接收的所述第四数据模式的第一部分和所述第六数据模式以生成第二结果值；比较在所述第二输入引脚处接收的所述第四数据模式的所述第一部分和所述第六数据模式以生成第三结果值；发送所述第二结果值至所述存储器设备的所述第一输出；以及发送所述第三结果值至所述存储器设备的第二输出。7.根据权利要求1所述的计算机实现方法，其中，比较所述第一数据模式的所述第一部分和所述第三数据模式，包括：对所述第一数据模式的第一部分与所述第三数据模式执行异或XOR运算。8.根据权利要求7所述的计算机实现方法，其中所述第一结果值基于所述XOR运算的输出。9.根据权利要求1所述的计算机实现方法，其中，根据所述第二数据模式初始化所述存储器设备上的所述第一寄存器，包括：从存储器控制器接收初始值；以及在所述第一寄存器中存储所述初始值。10.根据权利要求1所述的计算机实现方法，其中所述第一寄存器包括线性反馈移位寄存器。11.根据权利要求1所述的计算机实现方法，其中所述第一数据模式或所述第二...

【专利技术属性】
技术研发人员：高塔姆，
申请(专利权)人：辉达公司，
类型：发明
国别省市：