用于边缘终端的耦合的保护环制造技术

本申请公开了一种半导体器件，包括有源器件区和以围绕有源器件区的第一同心图案设置的多个保护环。该半导体器件还包括以围绕有源器件区的第二同心图案设置的多个结。多个结中的至少一个结设置在多个保护环中的两个相邻的保护环之间，并且多个结具有与多个保护环不同的电阻率。半导体器件还包括多个耦合路径。多个耦合路径中的至少一个耦合路径被设置成连接多个保护环中的两个相邻的保护环。连接多个保护环中的两个相邻的保护环。连接多个保护环中的两个相邻的保护环。

【技术实现步骤摘要】
用于边缘终端的耦合的保护环
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月28日提交的第63/142,909号美国临时专利申请的利益和优先权，通过引用的方式该美国临时专利申请的公开内容以其整体并入本文以用于所有目的。

技术介绍

[0003]电力电子设备广泛用于各种应用中。功率半导体器件通常用于电路中以修改电能的形式，例如，从交流电到直流电，从一个电压电平到另一个电压电平，或以某种其他方式进行修改。这种器件可以在从移动器件中的毫瓦到高压电力传输系统中的数百兆瓦的宽功率的电平范围内工作。其中初级电流从顶表面垂直向下流经衬底的垂直功率器件经常用于需要高电压和/或高电流水平的应用中。
[0004]尽管在电力电子设备方面取得了进展，但本领域需要改进的电子系统和操作电子系统的方法。

技术实现思路

[0005]本专利技术总体上涉及电子器件。更具体地，本专利技术涉及使用注入工艺在III族氮化物半导体材料中形成边缘终端结构。仅作为示例，本专利技术已应用于用于使用离子注入将用于半导体器件的保护环制造成基于GaN(氮化镓)的外延层的方法和系统。耦合路径设置在一些或全部保护环之间和/或器件区与其中一个保护环之间。所述方法和技术可应用于各种功率半导体器件，例如肖特基二极管、PN二极管、垂直结场效应晶体管(JFET)、晶闸管、双极结晶体管(BJT)和其它器件。
[0006]根据本专利技术的实施例，提供了一种半导体器件。该半导体器件包括有源器件区和以围绕有源器件区的第一同心图案设置的多个保护环。半导体器件还包括以围绕有源器件区的第二同心图案设置的多个保护环。多个结中的至少一个结设置在多个保护环中的两个相邻的保护环之间，多个结具有与多个保护环不同的电阻率。半导体器件还包括多个耦合路径。多个耦合路径中的至少一个耦合路径被设置成连接多个保护环中的两个相邻的保护环。
[0007]根据本专利技术的另一实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模。第一掩模形成为至少覆盖有源器件区、覆盖场区内的第一同心图案的环、以及覆盖场区内的所述第一同心图案的环中的第一环与有源器件区或所述第一同心图案的环中的第二环中的至少一者之间的连接器。该方法还包括将中和物质注入到场区内的多个结中。多个结以围绕有源器件区的第二同心图案进行设置，并且多个结中的至少一个结设置在第一同心图案的环中的两个相邻的环之间。第一掩模阻止中和物质到达有源器件区的顶表面、到达场区内的第一同心图案的环的顶表面和到达场区内的连接器的顶表面。
[0008]根据本专利技术的另一个实施例，提供了一种半导体器件。该半导体器件包括有源器
件区、围绕有源器件区的第一保护环和围绕有源器件区的第二保护环。半导体器件还包括在第一保护环和第二保护环之间的结区。结区包括与第一保护环和第二保护环具有不同的电阻率的结和设置成电连接第一保护环和第二保护环的耦合路径。耦合路径可以具有与第一保护环和第二保护环相同的电阻率。结可以具有比第一保护环和第二保护环更高的电阻率。耦合路径的宽度可以从耦合路径的顶表面到耦合路径的底部是减小的。在一些实施例中，耦合路径被设置成将第一保护环与有源器件区连接。耦合路径的顶表面可以被设置成平行于第一保护环和第二保护环的顶表面。可替代地，耦合路径的顶表面可以设置在第一保护环和第二保护环的顶表面的下方。耦合路径的宽度可以从耦合路径的顶表面到耦合路径的底部是减小的。
[0009]根据本专利技术的特定实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模。第一掩模在场区上具有多个同心环形开口，并且在多个同心环形开口中的第一环形开口与有源器件区或多个同心环形开口中的第二环形开口中的至少一者之间具有多个连接器开口。该方法还包括通过多个同心环形开口和多个连接器开口将第一类型的第一掺杂剂注入到半导体材料中，移除第一掩模，以及激活第一类型的第一掺杂剂。
[0010]在一些实施例中，场区包括第二类型的第二掺杂剂，并且第一类型不同于第二类型。第一掺杂剂可以包括锌、铍、镁或钙中的至少一者。场区可以包括n型GaN。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以被设置成平行于与多个同心环形开口相邻的半导体材料的顶表面。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以设置在与多个同心环形开口相邻的半导体材料的顶表面的下方。在一些实施例中，所述方法还包括形成多个金属区，所述多个金属区被设置在与所述多个同心环形开口相邻的所述半导体材料的顶表面上。
[0011]根据本专利技术的另一特定实施例，提供了一种方法。该方法包括在具有有源器件区和围绕有源器件区的场区的半导体材料上形成第一掩模，其中第一掩模在场区上具有多个同心环形开口。该方法还包括通过多个同心环形开口执行将第一类型的第一掺杂剂注入到所述半导体材料中的第一注入，移除第一掩模，以及在半导体材料上形成第二掩模。第二掩模具有设置在由第一注入形成的场区内的第一环与有源器件区或由第一注入形成的场区内的第二环中的至少一者之间的多个连接器开口。该方法还包括通过所述多个连接器开口执行将第一类型的第一掺杂剂注入到所述半导体材料中的第二注入，并激活第一类型的第一掺杂剂。场区可以包括第二类型的第二掺杂剂，并且第一类型不同于第二类型。第一掺杂剂可以包括锌、铍、镁或钙中的至少一者。场区可以包括n型GaN。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以被设置成平行于与多个同心环形开口相邻的半导体材料的顶表面。与多个连接器开口中的至少一个相邻的半导体材料的顶表面可以设置在与多个同心环形开口相邻的半导体材料的顶表面的下方。在一个实施例中，该方法还包括形成多个金属区，该多个金属区被设置在与多个同心环形开口相邻的半导体材料的顶表面上。
[0012]与传统技术相比，通过本专利技术获得了许多益处。例如，本专利技术的实施例提供了用于提供具有带有边缘终端结构的高密度垂直导电沟道的开关晶体管的技术，其能够实现稳健的高压操作和对瞬态过电压状况的抗扰度。与传统的半导体器件相比，由本专利技术的实施例
提供的半导体器件可以具有增加两倍或三倍的击穿电压。结合下面的正文和附图更详细地描述了本专利技术的这些和其它实施例以及其许多优点和特征。
附图说明
[0013]图1A示出了根据本专利技术的实施例的半导体器件的平面图。
[0014]图1B示出了通过图1A中所示的半导体器件的第一线A
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A'的截面图。
[0015]图1C示出了通过图1A中所示的半导体器件的第二线B
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B
’
的截面图。
[0016]图2示出了通过图1A中所示的半导体器件的第三线C
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C'的截面图。
[0017]图3A和图3B示出了通过图1A中所示的半导体器件的第三线C
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C'的另一截面图。
[0018]图4和图5示出了根据本专利技术的实施例在半导体器件中形成掩埋的耦合路径的方法。
[0019]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：有源器件区；多个保护环，所述多个保护环以围绕所述有源器件区的第一同心图案进行设置；多个结，所述多个结以围绕所述有源器件区的第二同心图案进行设置，其中所述多个结中的至少一个结设置在所述多个保护环中的两个相邻的保护环之间，并且所述多个结具有与所述多个保护环不同的电阻率；和多个耦合路径，其中所述多个耦合路径中的至少一个耦合路径被设置成连接所述多个保护环中的两个相邻的保护环。2.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的至少另一个耦合路径被设置成将所述保护环中的第一保护环与所述有源器件区连接。3.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的顶表面被设置成平行于所述多个保护环的顶表面。4.根据权利要求3所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的宽度从所述多个耦合路径中的所述至少一个耦合路径的所述顶表面到所述多个耦合路径中的所述至少一个耦合路径的底部是减小的。5.根据权利要求1所述的半导体器件，其中，所述多个结具有比所述多个保护环更高的电阻率。6.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的顶表面设置在所述多个保护环的顶表面下方。7.根据权利要求6所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的宽度从所述多个耦合路径中的所述至少一个耦合路径的所述顶表面到所述多个耦合路径中的所述至少一个耦合路径的底部是减小的。8.根据权利要求1所述的半导体器件，其中，所述多个耦合路径中的所述至少一个耦合路径的深度小于所述多个保护环的深度。9.根据权利要求1所述的半导体器件，还包括：设置在所述多个保护环的顶表面上的多个金属区。10.一种方法，包括：在具有有源器件区和围绕所述有源器件区的场区的半导体材料上形成第一掩模，其中所述第一掩模形成为至少覆盖所述有源器件区、覆盖所述场区内的第一同心图案的环、以及覆盖所述场区内的所述第一同心图案的环中的第一环与所述有源器件区或所述第一同心图案的环中的第二环中的至少一者之间的连接器；以及执行将中和物质注入到所述场区内的多个结中，其中所述多个结以围绕所述有源器件区的第二同心图案进行设置，并且所述多个结中的至少一个结设置在所述第一同心图案的环中的两个相邻的环之间；其中所述第一掩模阻止所述中和物质到达所述有源器件区的顶表面、到达所述场区内的所述第一同心图案的环的顶表面、以及到达所述场区内的所述连接器的顶表面。11.根据权利要求10所述的方法，其中，所述中和物质包括氧、氮、氦、氩、硅或铁中的至少一者。12.根据权利要求10所述的方法，其中，所述中和物质的注入降低所述半导体材料的导
电性。13.根据权利要求10所述的方法，其中，注入的中和物质的一部分从所述多个结横向扩展到所述连接器的所述顶表面下方的所述连接器的一部分中。14.根据权利要求10所述的方法，其中，以相对于所述连接器的所述顶表面的法线的角度注入所述中和物质。15.根据权利要求10所述的方法，还包括：移除所述第一掩模；在所述半导体材料上方形成第二掩模，其中所述第二掩模形成为至少覆盖所述有源器件区和所述场区内的所述第一同心图案的环；以及执行将所述中和物质注入到所述多个结和所述连接器中；其中所述第二掩模阻止所述中和物质到达所述有源器件区的所述顶表面以及到达所述场区内的所述第一同心图案的环的所述顶表面。16.根据权利要求10所述的方法，其中，所述第一同心图案的环中的每个环的宽度从所述第一同心图案的环中的每个环的顶表面到所述第一同心图案的环的每个环的底部是减小的。17.一种半导体器件，包括：有源器件区；围绕所述有源器件区的第一保护环；围绕所述有源器件区的第二保护环；在所述第一保护环和所述第二保护环之间的结区，其中所述结区包括：结，所述结具有不同于所述第一保护环和所述第二保护环的电阻率；和耦合路径，所述耦合路径被设置成电连接所述第一保护环和所述第二保护环。18...

【专利技术属性】
技术研发人员：克里夫，
申请(专利权)人：新时代电力系统有限公司，
类型：发明
国别省市：